JPH0198077A - 記憶装置 - Google Patents
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- JPH0198077A JPH0198077A JP25569087A JP25569087A JPH0198077A JP H0198077 A JPH0198077 A JP H0198077A JP 25569087 A JP25569087 A JP 25569087A JP 25569087 A JP25569087 A JP 25569087A JP H0198077 A JPH0198077 A JP H0198077A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えば画像処理等のように２次元配列情報
を取り扱うのに好適な記憶装置に関する。
を取り扱うのに好適な記憶装置に関する。
この発明は例えば２次元配列された複数のデータを複数
のメモリブロックを用いて、書き込み及び読み出しを行
なうものであって、各メモリブロックへのアドレスの与
え方を工夫して、複数のデ−夕のうちの１つのデータ位
置を指定したとき、そのデータとそのデータの近傍のデ
ータを同時に統み出し又は書き込むことができるように
したもので、データ処理スピードの短縮化及び回路規模
の縮小化を期待できるものである。
のメモリブロックを用いて、書き込み及び読み出しを行
なうものであって、各メモリブロックへのアドレスの与
え方を工夫して、複数のデ−夕のうちの１つのデータ位
置を指定したとき、そのデータとそのデータの近傍のデ
ータを同時に統み出し又は書き込むことができるように
したもので、データ処理スピードの短縮化及び回路規模
の縮小化を期待できるものである。
画像メモリを用いて例えば２次元平面図形を３次元曲面
図形に変形したり、幾何学的変形を施こす画像変換装置
が知られている（例えば特開昭５８−１９９７５号参照
）。
図形に変形したり、幾何学的変形を施こす画像変換装置
が知られている（例えば特開昭５８−１９９７５号参照
）。
第６図は画像変換装置の概要を示す図で、入力画像メモ
１月１）にストアされた入力画像データがコントロール
部（４）からのアドレス信号により読み出されて変換部
（２）に供給され、この変換部（２）においてコントロ
ール部（４）からの変換情報に基づいて出力画像データ
が形成され、この出力画像データがコントロール部（４
）からのアドレス信号により出力画像メモ１月３）に書
き込まれる。
１月１）にストアされた入力画像データがコントロール
部（４）からのアドレス信号により読み出されて変換部
（２）に供給され、この変換部（２）においてコントロ
ール部（４）からの変換情報に基づいて出力画像データ
が形成され、この出力画像データがコントロール部（４
）からのアドレス信号により出力画像メモ１月３）に書
き込まれる。
この場合に、人力画像メモリ＋１）及び出力内像メモリ
（３）は１画面分の画像データのメモリであり、画像デ
ータは、第７図に示すように２次元配列された複数の画
素データＤｏｏ＋ Ｄｏｌｌ Ｌ）ｏｔ・・”Ｄｍｒ＋
からなる。
（３）は１画面分の画像データのメモリであり、画像デ
ータは、第７図に示すように２次元配列された複数の画
素データＤｏｏ＋ Ｄｏｌｌ Ｌ）ｏｔ・・”Ｄｍｒ＋
からなる。
画像変換の方法としては、読み出しアドレス制御による
ものと書き込みアドレス制御によるものとがある。
ものと書き込みアドレス制御によるものとがある。
統み出しアドレス制御によるものとは、出力画像の各画
素が入力画像のどの点に対応するかという情報に基づき
、人力画像メモリからの読み出しの際にアドレス制御を
して画像変換のための処理を行なう方法であり、書き込
みアドレス制御によるものとは、人力画像の各サンプル
画素が出力画像のどの点に対応するかという情報に基づ
き、出力画像メモリへの書き込みの際にアドレス制御を
して画像変換を行なう方法である。
素が入力画像のどの点に対応するかという情報に基づき
、人力画像メモリからの読み出しの際にアドレス制御を
して画像変換のための処理を行なう方法であり、書き込
みアドレス制御によるものとは、人力画像の各サンプル
画素が出力画像のどの点に対応するかという情報に基づ
き、出力画像メモリへの書き込みの際にアドレス制御を
して画像変換を行なう方法である。
ところで、読み出しアドレス制御において、出力画像の
画素が対応する入力画像の点は、入力画像の画素そのも
のではなく、例えば第７図において点Ｐで示すように複
数の画素間の点であることが多々ある。このような場合
、出力画像のその画素のデータとしては、この点Ｐの周
辺の入力画像のサンプル画素データＤＯＯＩ Ｄｏｌｌ
Ｄｔｏ＋ Ｄｔｔを用いて、データＤ ｏｏ ＋
Ｄ ｏｔ ＋ Ｄ ｔｏ ＋ Ｄ １１と点Ｐとの距
離に応じて各データに重み付けをして演算して得るよう
にしている。このため、人力画像メモ１月１）から、上
記の場合であれば４つの画素データ単位で読み出して演
算処理を行なう必要がある。
画素が対応する入力画像の点は、入力画像の画素そのも
のではなく、例えば第７図において点Ｐで示すように複
数の画素間の点であることが多々ある。このような場合
、出力画像のその画素のデータとしては、この点Ｐの周
辺の入力画像のサンプル画素データＤＯＯＩ Ｄｏｌｌ
Ｄｔｏ＋ Ｄｔｔを用いて、データＤ ｏｏ ＋
Ｄ ｏｔ ＋ Ｄ ｔｏ ＋ Ｄ １１と点Ｐとの距
離に応じて各データに重み付けをして演算して得るよう
にしている。このため、人力画像メモ１月１）から、上
記の場合であれば４つの画素データ単位で読み出して演
算処理を行なう必要がある。
このため、入力画像メモリ（１１から読み出した複数の
画素データを、−担、バッファレジスタやバッファのた
めのキャッシェメモリに蓄えてデータを処理している。
画素データを、−担、バッファレジスタやバッファのた
めのキャッシェメモリに蓄えてデータを処理している。
また、書き込みアドレス制御においては、逆に人力画像
のサンプル画素が対応する出力画像の点が、出力画像の
複数のサンプル画素の中間の点であることが多々あり、
この場合には、入力画像メモリ（１）から読み出した１
つの画素データを、出力画像の対応点とその周辺の画素
との距離に応じて重み付けを行ってその周辺の画素骨、
例えば４個の画素についてのデータを形成し、これを出
力画像メモリのその４個の画素のアドレスに書き込むよ
うにする。
のサンプル画素が対応する出力画像の点が、出力画像の
複数のサンプル画素の中間の点であることが多々あり、
この場合には、入力画像メモリ（１）から読み出した１
つの画素データを、出力画像の対応点とその周辺の画素
との距離に応じて重み付けを行ってその周辺の画素骨、
例えば４個の画素についてのデータを形成し、これを出
力画像メモリのその４個の画素のアドレスに書き込むよ
うにする。
このため、従来はこの４個の画素を一担パンファメモリ
に蓄え、順次出力画像メモリ（３）に書き込むようにし
ている。
に蓄え、順次出力画像メモリ（３）に書き込むようにし
ている。
従来は、このように、データ処理のために、本来のデー
タをストアするためのメモリの他に、高速動作させるメ
モリ部分をさらに必要とし、このため回路規模が大きく
なってしまうとともに処理スピードも遅くなる欠点があ
る。
タをストアするためのメモリの他に、高速動作させるメ
モリ部分をさらに必要とし、このため回路規模が大きく
なってしまうとともに処理スピードも遅くなる欠点があ
る。
第１の発明においては、ｍ（ｍは２以上の整数）次元配
列された複数のデータを、複数のメモリブロックに対し
て近傍のデータは異なるメモリブロックに記憶されるよ
うに書き込み、読み出し時、上記ｍ次元配列データのう
ちの１つのデータ位置が指定されたとき、このデータ位
置指定信号からそのデータ及びその近傍のデータの上記
複数のメモリブロックについてのアドレス信号を演算に
よりそれぞれ求め、この演算により求められたアドレス
信号によって上記複数のメモリブロックより上記指定さ
れたデータ及びその近傍のデータを同時に読み出すよう
にする。
列された複数のデータを、複数のメモリブロックに対し
て近傍のデータは異なるメモリブロックに記憶されるよ
うに書き込み、読み出し時、上記ｍ次元配列データのう
ちの１つのデータ位置が指定されたとき、このデータ位
置指定信号からそのデータ及びその近傍のデータの上記
複数のメモリブロックについてのアドレス信号を演算に
よりそれぞれ求め、この演算により求められたアドレス
信号によって上記複数のメモリブロックより上記指定さ
れたデータ及びその近傍のデータを同時に読み出すよう
にする。
また、第２の発明においては、複数のメモリブロックを
設け、ｍ次元配列された複数のデータのうちの１つのデ
ータ位置が指定されたとき、このデータ位置指定信号か
らそのデータ位置及びその近傍のデータ位置に対する上
記複数のメモリブロックについてのアドレス信号を演算
によりそれぞれ求め、この演算により求められたアドレ
ス信号によって上記複数のメモリブロックに上記指定さ
れたデータ及びその近傍のデータを同時に書き込み、上
記複数のメモリブロックからの読み出し時、上記ｍ次元
配列データの近傍のデータは異なるメモリブロックから
読み出すようにする。
設け、ｍ次元配列された複数のデータのうちの１つのデ
ータ位置が指定されたとき、このデータ位置指定信号か
らそのデータ位置及びその近傍のデータ位置に対する上
記複数のメモリブロックについてのアドレス信号を演算
によりそれぞれ求め、この演算により求められたアドレ
ス信号によって上記複数のメモリブロックに上記指定さ
れたデータ及びその近傍のデータを同時に書き込み、上
記複数のメモリブロックからの読み出し時、上記ｍ次元
配列データの近傍のデータは異なるメモリブロックから
読み出すようにする。
メモリは複数のメモリブロックで構成される。
そして、第１の発明においては、同時に読み出すべきデ
ータはこの複数のメモリブロックにそれぞれ分配されて
記憶される。そして、もとの２次元配列データの中の１
つのデータのアドレスが与えられたとき、これら複数の
メモリブロックのアドレスが演算によりそれぞれ求めら
れ、その１つのデータ及びその近傍のデータが、複数の
メモリブロックから同時に読み出される。
ータはこの複数のメモリブロックにそれぞれ分配されて
記憶される。そして、もとの２次元配列データの中の１
つのデータのアドレスが与えられたとき、これら複数の
メモリブロックのアドレスが演算によりそれぞれ求めら
れ、その１つのデータ及びその近傍のデータが、複数の
メモリブロックから同時に読み出される。
また、第２の発明においては、書き込むべき複数のデー
タのうちの１つのアドレスが与えられると、上記と同様
にしてその書き込むべき近傍のデータに対する複数のメ
モリブロックのアドレスが演算により求められ、これに
より複数のデータが複数のメモリブロックに同時に書き
込まれる。
タのうちの１つのアドレスが与えられると、上記と同様
にしてその書き込むべき近傍のデータに対する複数のメ
モリブロックのアドレスが演算により求められ、これに
より複数のデータが複数のメモリブロックに同時に書き
込まれる。
第１図はこの発明装置の一実施例を示し、前述した読み
出しアドレス制御による画像変換に通用する場合の例で
あり、Ｘ方向×Ｙ方向−２×２−４１ｉｉ素データずつ
読み出す場合である。
出しアドレス制御による画像変換に通用する場合の例で
あり、Ｘ方向×Ｙ方向−２×２−４１ｉｉ素データずつ
読み出す場合である。
（１１） （１２） （１３）及び（１４）はメモ
リブロックで、第６図例の入力！ｉ像メモリ（１）に対
応する。
リブロックで、第６図例の入力！ｉ像メモリ（１）に対
応する。
そして、このメモリブロック（１１）〜（１４）は２次
元メモリアドレスを有している。この場合、第２図に示
すような２次元配列の人力両像データＤｏ。
元メモリアドレスを有している。この場合、第２図に示
すような２次元配列の人力両像データＤｏ。
〜Ｄｒ１ｍ（ｎ、ｍは止の整数）は、同図及び第３図に
示すように、破線で囲んで示す縦×横−２×２＝４個の
画素データを１ブロツクとして、各ブロックがメモリブ
ロック（１１）〜（１４）の同じアドレス（Ｘ、Ｙ）に
書き込まれる。第３図で、■はメモリブロック（１１）
、■はメモリブロック（１２）。
示すように、破線で囲んで示す縦×横−２×２＝４個の
画素データを１ブロツクとして、各ブロックがメモリブ
ロック（１１）〜（１４）の同じアドレス（Ｘ、Ｙ）に
書き込まれる。第３図で、■はメモリブロック（１１）
、■はメモリブロック（１２）。
■はメモリブロック（１３）、■はメモリブロック（１
４）にそれぞれ書き込まれることを意味している。すな
わち、縦方向ｙ−０，２，４・・・・の行の横方向ｘ＝
０．２．４・・・・の位置にあるデータＤ ｏｏ ＋Ｄ
Ｏ２１Ｄｏ４ｍ ”＋ Ｄ２０１ Ｄ２２１０２４１
・””ｔはメモリブロック（１１）に、同じ縦方向ｙ位
置の行の横方向Ｘ−１，３，５・・・・の位置にあるデ
ータＤ ＯＸ Ｉ Ｄ ０３１ ・・・・Ｄ ２１１
Ｄ ２３・・・・はメモリブロック（１２）に、それ
ぞれ書き込まれる。また、縦方向ｙ−１，３，５”の行
の横方向ｘ−ＯＴ ２ 。
４）にそれぞれ書き込まれることを意味している。すな
わち、縦方向ｙ−０，２，４・・・・の行の横方向ｘ＝
０．２．４・・・・の位置にあるデータＤ ｏｏ ＋Ｄ
Ｏ２１Ｄｏ４ｍ ”＋ Ｄ２０１ Ｄ２２１０２４１
・””ｔはメモリブロック（１１）に、同じ縦方向ｙ位
置の行の横方向Ｘ−１，３，５・・・・の位置にあるデ
ータＤ ＯＸ Ｉ Ｄ ０３１ ・・・・Ｄ ２１１
Ｄ ２３・・・・はメモリブロック（１２）に、それ
ぞれ書き込まれる。また、縦方向ｙ−１，３，５”の行
の横方向ｘ−ＯＴ ２ 。
４・・・・の位置にあるデータＤ １０１ Ｄ １２
、 Ｄ １４ 、・・・・Ｄ３ｏ、Ｄ１２．Ｄ３４．
・・・・はメモリブロック（１３）に、同じｙ位置の行
の横方向ｘ−１，３，５・・・・の位置にあるデータＤ
１１１ Ｄ １３１ ・・・・Ｄ ３１ ＋ Ｄ
３３ ｒ・・・・はメモリブロック（１４）に、それ
ぞれ書き込まれる。
、 Ｄ １４ 、・・・・Ｄ３ｏ、Ｄ１２．Ｄ３４．
・・・・はメモリブロック（１３）に、同じｙ位置の行
の横方向ｘ−１，３，５・・・・の位置にあるデータＤ
１１１ Ｄ １３１ ・・・・Ｄ ３１ ＋ Ｄ
３３ ｒ・・・・はメモリブロック（１４）に、それ
ぞれ書き込まれる。
したがって、（ｘ、ｙ）は画素アドレスを示し、（Ｘ、
Ｙ）はブロックアドレスをそれぞれ示すことになる。
Ｙ）はブロックアドレスをそれぞれ示すことになる。
書き込み制御信号発生手段（２０）はこの画素アドレス
（ｘ、ｙ）とブロックアドレス（Ｘ、Ｙ）の変換及び書
き込むべきメモリブロックを選択する信号を得るもので
、画素アドレス（ｘ、ｙ）を示す信号がこの発生手段（
２０）に供給され、ブロックアドレスＸ、Ｙがこれより
得られるとともに、どのメモリブロックに書き込むかの
書き込み制御信号Ｅ Ｎ １〜ＥＮ４がこれより得られ
る。
（ｘ、ｙ）とブロックアドレス（Ｘ、Ｙ）の変換及び書
き込むべきメモリブロックを選択する信号を得るもので
、画素アドレス（ｘ、ｙ）を示す信号がこの発生手段（
２０）に供給され、ブロックアドレスＸ、Ｙがこれより
得られるとともに、どのメモリブロックに書き込むかの
書き込み制御信号Ｅ Ｎ １〜ＥＮ４がこれより得られ
る。
この場合、ブロックアドレスＸ、Ｙは、画素アドレス（
ｘ、 ｙ）を示すデータＸｌＦの最下位ビットを除く
上位ビットからなり、また、信号Ｅ Ｎ １〜Ｅ Ｎ
４は、データｘ、ｙの最下位ビットの２ビツトから形成
される。
ｘ、 ｙ）を示すデータＸｌＦの最下位ビットを除く
上位ビットからなり、また、信号Ｅ Ｎ １〜Ｅ Ｎ
４は、データｘ、ｙの最下位ビットの２ビツトから形成
される。
そして、ブロックアドレスＸ、Ｙがメモリブロック（１
１）〜（１４）に、書き込みアドレスとして供給される
とともに、信号Ｅ Ｎ １〜ＥＮ４が、それぞれメモリ
ブロック（１１）〜（１４）の書き込みイネーブル制御
端子に供給される。
１）〜（１４）に、書き込みアドレスとして供給される
とともに、信号Ｅ Ｎ １〜ＥＮ４が、それぞれメモリ
ブロック（１１）〜（１４）の書き込みイネーブル制御
端子に供給される。
例えば、画素アドレス（Ｘ、 ｙ）が（０，０）であ
れば、ブロックアドレス（Ｘ、Ｙ）−（０，０）が得ら
れるとともに、メモリブロック（１１）に対する書き込
み制御信号Ｅ Ｎ ｔがイネーブル状態となり、データ
Ｄｏｏがメモリブロック（１１）に書き込まれる。
れば、ブロックアドレス（Ｘ、Ｙ）−（０，０）が得ら
れるとともに、メモリブロック（１１）に対する書き込
み制御信号Ｅ Ｎ ｔがイネーブル状態となり、データ
Ｄｏｏがメモリブロック（１１）に書き込まれる。
次に読み出しについて説明するに、この例の場合、第２
図に示すような２次元配列データの中のある画素アドレ
ス（ｘ、ｙ）を指定すると、この画素アドレスを左上と
する縦×横−２Ｘ２−４画素のデータを同時に読み出す
ようにする。
図に示すような２次元配列データの中のある画素アドレ
ス（ｘ、ｙ）を指定すると、この画素アドレスを左上と
する縦×横−２Ｘ２−４画素のデータを同時に読み出す
ようにする。
すなわち、２次元配列上のあるアドレス（ｘ、 ｙ）
を示す信号が読み出しアドレス信号発生回路（３０）に
供給されると、この発生回路（３０）からはこのアドレ
ス（ｘ、 ｙ）で示されるデータが含まれるブロック
のブロックアドレスＸ、ＹとアドレスデータＸｒ’／の
それぞれの最下位ピッ１−ｘＬＳＢ及びｙＬＳＢが得ら
れる。ブロックアドレスｘ、Ｙは、画素アドレス（ｘ、
ｙ）を示すデータｘ、 ｙのそれぞれ最下位ビッ
トを除く上位ピントからなる。
を示す信号が読み出しアドレス信号発生回路（３０）に
供給されると、この発生回路（３０）からはこのアドレ
ス（ｘ、 ｙ）で示されるデータが含まれるブロック
のブロックアドレスＸ、ＹとアドレスデータＸｒ’／の
それぞれの最下位ピッ１−ｘＬＳＢ及びｙＬＳＢが得ら
れる。ブロックアドレスｘ、Ｙは、画素アドレス（ｘ、
ｙ）を示すデータｘ、 ｙのそれぞれ最下位ビッ
トを除く上位ピントからなる。
このブロックアドレスデータＸ、ＹのうちのデータＸは
読み出しアドレスとしてメモリブロック（１２）及び（
１４）にそのまま供給されるとともに、加算回路（３１
）に供給されて、最下位ピントｘＬＳＢと加算（ｓｏｄ
、２ ）され、その加算出力データが読み出しアドレス
としてメモリブロック（１１）及び（１３）に供給され
る。
読み出しアドレスとしてメモリブロック（１２）及び（
１４）にそのまま供給されるとともに、加算回路（３１
）に供給されて、最下位ピントｘＬＳＢと加算（ｓｏｄ
、２ ）され、その加算出力データが読み出しアドレス
としてメモリブロック（１１）及び（１３）に供給され
る。
また、データＹはそのまま読み出しアドレスとしてメモ
リブロック（１３）及び（１４）に供給されるとともに
、加算回路（３２）に供給されて最−ト位ビット）ｌＬ
ＳＢと加算（ｍｏｄ、２）され、その加算出力データが
読み出しアドレスとしてメモリブロック（１１）及び（
１２）に供給される。
リブロック（１３）及び（１４）に供給されるとともに
、加算回路（３２）に供給されて最−ト位ビット）ｌＬ
ＳＢと加算（ｍｏｄ、２）され、その加算出力データが
読み出しアドレスとしてメモリブロック（１１）及び（
１２）に供給される。
したがって、回路（３０）に人力される画素アドレス（
ｘ、ｙ）が、同じブロックアドレスＸ、 Ｙで示され
る４画素のデータブロックの左上のデータアドレスであ
れば、ｘＬｓＢ＝ ｒｏｂ、ｙＬＳＢ＝「０」であるの
で、第２図及び第３図において破線で囲んだ１ブロツク
の４画素のデータがメモリブロック（１１）〜（１４）
から同時に読み出される。
ｘ、ｙ）が、同じブロックアドレスＸ、 Ｙで示され
る４画素のデータブロックの左上のデータアドレスであ
れば、ｘＬｓＢ＝ ｒｏｂ、ｙＬＳＢ＝「０」であるの
で、第２図及び第３図において破線で囲んだ１ブロツク
の４画素のデータがメモリブロック（１１）〜（１４）
から同時に読み出される。
また、入力されるｌ！ｉｌ素アドレス（ｘ、 ｙ）が
データブロックの右上のデータアドレスであれば、ｘＬ
ｓＢ＝ ｒｌＪとなるので、メモリブロック（１１）及
び（１３）に対するブロックアドレスが（Ｘ＋１．Ｙ）
となり、第３図において一点鎖線で囲んで示すＸ方向の
２ブロツクにまたがる４画素のデータが同時に読み出さ
れる。
データブロックの右上のデータアドレスであれば、ｘＬ
ｓＢ＝ ｒｌＪとなるので、メモリブロック（１１）及
び（１３）に対するブロックアドレスが（Ｘ＋１．Ｙ）
となり、第３図において一点鎖線で囲んで示すＸ方向の
２ブロツクにまたがる４画素のデータが同時に読み出さ
れる。
入力画素アドレス（ｘ、ｙ）がデータブロックの左下で
あれば、）ＩＬＳＨ−ｒｌＪとなるので、メモリブロッ
ク（１１）及び（１２）に対するブロックアドレスが（
Ｘ、Ｙ＋１）となり、第３図において二点鎖線で囲んで
示すｙ方向の２ブロツクにまたがる４画素のデータが同
時に読み出される。
あれば、）ＩＬＳＨ−ｒｌＪとなるので、メモリブロッ
ク（１１）及び（１２）に対するブロックアドレスが（
Ｘ、Ｙ＋１）となり、第３図において二点鎖線で囲んで
示すｙ方向の２ブロツクにまたがる４画素のデータが同
時に読み出される。
また、入力画素アドレス（ｘ、 ｙ）がデータブロッ
クの右下であれば、ｘＬＳＢ−ｒｌＪ。
クの右下であれば、ｘＬＳＢ−ｒｌＪ。
）ＩＬＳＢ−ｒｌＪとなるので、メモリブロック（１１
）のブロックアドレスが（Ｘ＋１．Ｙ＋１）。
）のブロックアドレスが（Ｘ＋１．Ｙ＋１）。
メモリブロック（１２）のブロックアドレスが（Ｘ。
Ｙ＋１）、メモリブロック（１３）のブロックアドレス
が（Ｘ＋１．Ｙ）、メモリブロック（１４）のブロック
アドレスは（Ｘ、Ｙ）のまま、となり、第３図で実線で
囲んで示す４つのブロックにまたがる４画素のデータが
同時に読み出される。
が（Ｘ＋１．Ｙ）、メモリブロック（１４）のブロック
アドレスは（Ｘ、Ｙ）のまま、となり、第３図で実線で
囲んで示す４つのブロックにまたがる４画素のデータが
同時に読み出される。
こうして、１つの画素アドレスを指定することにより、
この画素アドレスを左上とする４画素のデータが同時に
読み出される。
この画素アドレスを左上とする４画素のデータが同時に
読み出される。
以上は４画素を同時に読み出した場合であるが、この発
明は２次元配列データをｎ２個の画素ずつを１ブロツク
とするブロック毎に分割して複数のメモリブロックに１
ブロツクは同一アドレスとなるように書き込んでおくこ
とにより、同様にｎ２個の画素毎に同時に読み出すこと
ができる。
明は２次元配列データをｎ２個の画素ずつを１ブロツク
とするブロック毎に分割して複数のメモリブロックに１
ブロツクは同一アドレスとなるように書き込んでおくこ
とにより、同様にｎ２個の画素毎に同時に読み出すこと
ができる。
また、この発明は２次元配列に限らず、３次元以上に配
列される場合にも同様に適用できる。
列される場合にも同様に適用できる。
第４図はこの発明の一実施例で、これは前述の書き込み
アドレス制御による画像変換に通用する場合の例であり
、縦方向×横方向の２Ｘ２＝４画素データずつを出力画
像メモリ（３）に同時に書き込む場合の例である。
アドレス制御による画像変換に通用する場合の例であり
、縦方向×横方向の２Ｘ２＝４画素データずつを出力画
像メモリ（３）に同時に書き込む場合の例である。
すなわち、（４１） （４２） （４３）及び（４
４）はメモリブロックで、これらは第６図例の出力画像
メモリ（３）を構成する。
４）はメモリブロックで、これらは第６図例の出力画像
メモリ（３）を構成する。
ＤＡＩ 、ＤＡ２ 、ＤＡ３ 、ＤＡ４は入力画素の１
サンプル画素が対応する出力画像の点の、周辺の４つの
画素位置に書き込むべきデータで、これらはメモリブロ
ック（４１）〜（４４）に供給される。
サンプル画素が対応する出力画像の点の、周辺の４つの
画素位置に書き込むべきデータで、これらはメモリブロ
ック（４１）〜（４４）に供給される。
（５０）は書き込みアルレス信号発生回路で、これには
コントロール部（４）からのデータＤ Ａ １を書き込
むべき画素位置（ｘ、 ｙ） （アドレス）が与え
られる。この場合、４つのデータＤ Ａ １〜ＤＡ４の
画素位置は第５図に示すように２次元配列されるもので
、データＤ Ａ １は常に、この４つのデータＤ Ａ
１〜Ｄ Ａ ４の画素位置の左上の位置である。
コントロール部（４）からのデータＤ Ａ １を書き込
むべき画素位置（ｘ、 ｙ） （アドレス）が与え
られる。この場合、４つのデータＤ Ａ １〜ＤＡ４の
画素位置は第５図に示すように２次元配列されるもので
、データＤ Ａ １は常に、この４つのデータＤ Ａ
１〜Ｄ Ａ ４の画素位置の左上の位置である。
この書き込みアドレス信号発生回路（５０）からは入力
画素アドレス（ｘ、 ｙ）で示されるデータが含まれ
る第３図に示したブロックアドレスデータＸ、Ｙと入力
アドレスデータｘ、ｙのそれぞれの最下位ピッ１−ｘＬ
ＳＢ及び）ｌＬＳＢが得られる。
画素アドレス（ｘ、 ｙ）で示されるデータが含まれ
る第３図に示したブロックアドレスデータＸ、Ｙと入力
アドレスデータｘ、ｙのそれぞれの最下位ピッ１−ｘＬ
ＳＢ及び）ｌＬＳＢが得られる。
ブロックアドレスデータＸ、Ｙは入力画素アドレスデー
タｘ、ｙのそれぞれ最下位ビットを除く上位ビットから
なる。
タｘ、ｙのそれぞれ最下位ビットを除く上位ビットから
なる。
このブロックアドレスデータＸ、ＹのうちのデータＸは
、書き込みアドレスとしてメモリブロック（４２）及び
（４４）にそのまま供給されるとともに、加算回路（４
５）に供給されて最下位ビットｘＬＳＢと加算（ｍｏｄ
、２）され、その加算出力データが書き込みアドレスと
してメモリブロック（４１）及び（４３）に供給される
。
、書き込みアドレスとしてメモリブロック（４２）及び
（４４）にそのまま供給されるとともに、加算回路（４
５）に供給されて最下位ビットｘＬＳＢと加算（ｍｏｄ
、２）され、その加算出力データが書き込みアドレスと
してメモリブロック（４１）及び（４３）に供給される
。
また、データＹは、そのまま書き込みアドレスとしてメ
モリブロック（４３）及び（４４）に供給されるととも
に、加算回路（４６）に供給されて最下位ビットｙＬＳ
Ｂと加算（ｍｏｄ、２ ）され、その加算出力データが
書き込みアドレスとしてメモリブロック（４１）及び（
４２）に供給される。
モリブロック（４３）及び（４４）に供給されるととも
に、加算回路（４６）に供給されて最下位ビットｙＬＳ
Ｂと加算（ｍｏｄ、２ ）され、その加算出力データが
書き込みアドレスとしてメモリブロック（４１）及び（
４２）に供給される。
したがって、メモリブロック（４１）〜（４４）には、
４画素のデータＤ Ａ １〜Ｄ Ａ ４が、入力内素ア
ドレスとしてデータＤ Ａ １のアドレスが与えられる
ことにより同時に書き込まれる。このとき、人力画素ア
ドレス（ｘ、 ｙ）の位置が変わることにより、メモ
リブロック（４１）〜（４４）のアドレスＸ、Ｙが変わ
るのは第１図例の読み出し時と同様で第３図に示した通
りである。
４画素のデータＤ Ａ １〜Ｄ Ａ ４が、入力内素ア
ドレスとしてデータＤ Ａ １のアドレスが与えられる
ことにより同時に書き込まれる。このとき、人力画素ア
ドレス（ｘ、 ｙ）の位置が変わることにより、メモ
リブロック（４１）〜（４４）のアドレスＸ、Ｙが変わ
るのは第１図例の読み出し時と同様で第３図に示した通
りである。
なお、以上は４画素のデータを同時に書き込む場合の例
であるが、２次元配列データをｎ′個の画素データずつ
を１ブロツクとして複数のメモリブロックに同時に書き
込む場合に通用できる。
であるが、２次元配列データをｎ′個の画素データずつ
を１ブロツクとして複数のメモリブロックに同時に書き
込む場合に通用できる。
また、２次元配列に限らず、３次元配列以上の多次元に
データが配列される場合にも同様に通用できる。
データが配列される場合にも同様に通用できる。
また、この発明は、上述した画像変換処理に通用する場
合だけでなく、例えば誤り訂正エンコード処理や誤り訂
正デコード処理等の他、種々のデータ処理に通用でき、
データは画像データに限らないことは言うまでもない。
合だけでなく、例えば誤り訂正エンコード処理や誤り訂
正デコード処理等の他、種々のデータ処理に通用でき、
データは画像データに限らないことは言うまでもない。
また、複数のデータを同時に読み出すあるいは書き込む
際に指定するデータ位置は上述例のように複数データの
左上のデータ位置に限らず、任意の位置でよい。
際に指定するデータ位置は上述例のように複数データの
左上のデータ位置に限らず、任意の位置でよい。
すなわち、任意の１つのデータ位置を指定したとき、こ
れから、その近傍のデータ位置のアドレスを、変換用Ｒ
ＯＭを用いることにより容易に得ることができる。ただ
、左上にした場合には、上述したように、アドレスを最
下位ビットとそれ以上のビットとに分け、加算手段を用
いて、各メモリブロックのアドレスを比較的容易に得る
ことができる。
れから、その近傍のデータ位置のアドレスを、変換用Ｒ
ＯＭを用いることにより容易に得ることができる。ただ
、左上にした場合には、上述したように、アドレスを最
下位ビットとそれ以上のビットとに分け、加算手段を用
いて、各メモリブロックのアドレスを比較的容易に得る
ことができる。
この発明によれば、ｍ次元配列された複数のデ−タの１
つのアドレスを与えることにより、そのデータの近傍の
データを同時に読み出し、あるいは書き込むことができ
る。したがって、従来のようにバッファメモリを必要と
せず、また、処理スピードを速くすることができる。
つのアドレスを与えることにより、そのデータの近傍の
データを同時に読み出し、あるいは書き込むことができ
る。したがって、従来のようにバッファメモリを必要と
せず、また、処理スピードを速くすることができる。
第１図はこの発明の一実施例のブロック図、第２図及び
第３図はその説明のための図、第４図はこの発明の他の
実施例のブロック図、第５図はその説明のための図、第
６図はこの発明が通用される装置の一例としての画像変
換装置の一例のブロック図、第７図は２次元配列データ
の例を示す図である。 （１１）〜（１４）及び（４１）〜（４４）はメモリブ
ロック、（２０）は書き込み制御信号発生回路、（３０
）は読み出しアドレス信号発生回路、（５ｏ）は書き込
みアドレス信号発生回路、（３１） （３２）（４５
） （４６）は加算手段である。 画イ象変換装萱初フ゛ロック図 第６図 第７図
第３図はその説明のための図、第４図はこの発明の他の
実施例のブロック図、第５図はその説明のための図、第
６図はこの発明が通用される装置の一例としての画像変
換装置の一例のブロック図、第７図は２次元配列データ
の例を示す図である。 （１１）〜（１４）及び（４１）〜（４４）はメモリブ
ロック、（２０）は書き込み制御信号発生回路、（３０
）は読み出しアドレス信号発生回路、（５ｏ）は書き込
みアドレス信号発生回路、（３１） （３２）（４５
） （４６）は加算手段である。 画イ象変換装萱初フ゛ロック図 第６図 第７図
Claims (1)
- 【特許請求の範囲】 １、ｍ（ｍは２以上の整数）次元配列された複数のデー
タを、複数のメモリブロックに対して近傍のデータは異
なるメモリブロックに記憶されるように書き込み、 読み出し時、上記ｍ次元配列データのうちの１つのデー
タ位置が指定されたとき、このデータ位置指定信号から
そのデータ及びその近傍のデータの上記複数のメモリブ
ロックについてのアドレス信号を演算によりそれぞれ求
め、 この演算により求められたアドレス信号によって上記複
数のメモリブロックより上記指定されたデータ及びその
近傍のデータを同時に読み出すようにした記憶装置。 ２、複数のメモリブロックを有し、ｍ次元配列された複
数のデータのうちの１つのデータ位置が指定されたとき
、このデータ位置指定信号からそのデータ位置及びその
近傍のデータ位置に対する上記複数のメモリブロックに
ついてのアドレス信号を演算によりそれぞれ求め、 この演算により求められたアドレス信号によって上記複
数のメモリブロックに上記指定されたデータ及びその近
傍のデータを同時に書き込み、 上記複数のメモリブロックからの読み出し時、上記ｍ次
元配列データの近傍のデータは異なるメモリブロックか
ら読み出すようにした記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25569087A JPH0198077A (ja) | 1987-10-09 | 1987-10-09 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25569087A JPH0198077A (ja) | 1987-10-09 | 1987-10-09 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0198077A true JPH0198077A (ja) | 1989-04-17 |
Family
ID=17282274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25569087A Pending JPH0198077A (ja) | 1987-10-09 | 1987-10-09 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0198077A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382532A (en) * | 1991-09-17 | 1995-01-17 | Nippon Telegraph And Telephone Corporation | Method for fabricating CMOS semiconductor devices |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50107824A (ja) * | 1974-01-30 | 1975-08-25 | ||
| JPS58128078A (ja) * | 1982-01-27 | 1983-07-30 | Dainippon Screen Mfg Co Ltd | メモリ装置の構成方法 |
| JPS60198652A (ja) * | 1984-03-21 | 1985-10-08 | Sumitomo Electric Ind Ltd | 画像記憶装置 |
| JPS60209877A (ja) * | 1984-04-03 | 1985-10-22 | Mitsubishi Electric Corp | 画像処理装置 |
| JPS6158056A (ja) * | 1984-07-27 | 1986-03-25 | Fujitsu Ltd | メモリ回路方式 |
| JPS6142643B2 (ja) * | 1981-06-01 | 1986-09-22 | Nissan Motor | |
| JPS628238A (ja) * | 1985-07-03 | 1987-01-16 | Ricoh Co Ltd | メモリ格納方式 |
| JPS6247786A (ja) * | 1985-08-27 | 1987-03-02 | Hamamatsu Photonics Kk | 近傍画像処理専用メモリ |
| JPS6271990A (ja) * | 1985-09-26 | 1987-04-02 | 三菱電機株式会社 | 画像情報記憶方法 |
-
1987
- 1987-10-09 JP JP25569087A patent/JPH0198077A/ja active Pending
Patent Citations (9)
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| US5382532A (en) * | 1991-09-17 | 1995-01-17 | Nippon Telegraph And Telephone Corporation | Method for fabricating CMOS semiconductor devices |
| US5585659A (en) * | 1991-09-17 | 1996-12-17 | Nippon Telegraph And Telephone Corporation | Complementary metal-insulator-semiconductor devices |
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