JPH0198189A

JPH0198189A - 半導体メモリ

Info

Publication number: JPH0198189A
Application number: JP63141703A
Authority: JP
Inventors: Shinji Horiguchi; 真志堀口; Yoshinobu Nakagome; 儀延中込; Masakazu Aoki; 正和青木; Kiyoo Ito; 清男伊藤; Shinichi Ikenaga; 伸一池永
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-06-19
Filing date: 1988-06-10
Publication date: 1989-04-17
Anticipated expiration: 2013-03-09
Also published as: JP2723909B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリ及び、これの信号読出しを行うセ
ンス回路に係り、特に、高速、高集積のＤＲＡＭ、ＳＲ
ＡＭに好適な高速、高安定なセンス回路に関する。

〔従来の技術〕

従来のメモリのセンス回路としては、第２図に示すよう
な構成が一般的である。また、それを改良する方式が、
アイ・イー・イー・イー・インターナショナル　ソリッ
ド　ステート　サーキットコンファレンス（１９８６年
）第２６２頁から第２６３頁（Ｉ　Ｅ　Ｅ　Ｅ　、　Ｉ
　ｎｔｅｒｎａｔｉｏｎａｌ　Ｓ　ｏｌｉｄ−３ｔａｔ
ｅ　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ　１９８
６　。

ＰＰ、２６２−２６３）において論じられている。

〔発明が解決しようとする課題〕

従来のセンス回路は、第２図に示すような構成をとって
いる。なお、ここではダイナミックメモリのセンス回路
について述べるが、スタティックメモリにおいても、メ
モリアレーとセンスアンプのかわりにスタティックメモ
リのメモリセルを置くことにより、同様にセンス回路を
構成できる。

図中、１はダイナミック・メモリ・セル・アレー、２は
ＣＭＯ８のセンスアンプ、３はカラムスイッチ、４はカ
ラムスイッチ３のゲートのオン。

オフを行うアドレス指定信号、５はアドレスの選択を行
うデコーダ、６Ａ、６Ｂは信号の伝達を行うＩ１０線（
入出力線）、８と２０は工／○線６Ａ、６Ｂの電位を与
える負荷素子、９と１０はＩ１０線６Ａ、６Ｂに寄生的
に発生する負荷容量、１２は工／○線６Ａ、、６Ｂの信
号電圧差を増幅する電圧増幅器である。

従来のセンス回路では、信号源となるセンスアンプによ
り、負荷２０，８を駆動し、Ｉ１０線対６Ａと６Ｂの間
にあられれる信号電圧差を電圧増幅器１２により大きな
電圧差に増幅することにより、１つのセンスアンプに読
み出された情報を増幅して出力していた。

第３図は、この従来例において、アドレスを切換えて、
異なった情報を連続して読み出す際の動作波形を示す。

図中、τ１はアドレスを切換えてから工／○線の信号電
圧が交差するまでの時間。

τ２は（１０線の信号電圧が交差してから増幅器１２の
出力に信号出力があられれるまでの時間を示している。

従来のメモリにおいては、Ｉ１０線の電圧振幅を増幅す
る方式をとっているため、工／○線の電圧振幅を太きく
（＞２００ｍＶ）とる必要があった。このため、異なっ
た信号を読出す際、工／○線の電圧が交差するまでの時
間τｌが大きくなり、情報の読み出しに要する時間の増
大につながって化に伴い、配線抵抗、配線容量が増大す
るため。

Ｉ１０線での信号遅延τ１は高速のメモリＬＳＩ実現の
大きな障害となっていた。例えば、動作電流の大きさに
も依るが、τ１の値は全体の遅延τ□＋で２の値の７０
％にも及ぶ。

また、異なった信号を読出す際、Ｉ１０線に前の読み出
し情報に対応した信号電圧が残るので、センスアンプの
情報が反転してしまうという動作不良を起こし易い。そ
のため、カラムスイッチのトランジスタの一比（ゲート
幅対ゲート長比）をセンスアンプのトランジスタの一比
に比べて大きくできず、高速化、および回路の動作余裕
に対する大きな障害になっていた。

Ｉ１０線のセンス回路の動作速度を上げる手段としては
、前記の文献、アイ・イー・イー・イー・インターナシ
ョナル・ソリッド・ステート・サーキット・コンファレ
ンス（１９８６年）第２６２頁から第２６３頁において
論じられている。この例は、１／○線の微少な電圧変化
を増幅するようにしたものであるが、その電圧ゲインは
３５と低いため、５ｖの電圧振幅を得るためにはＩ１０
線の信号電圧としては１４０ｍＶ程度の値が必要となる
。この値は先に述べた従来のセンス回路を若干下まわり
はするものの、大差ない値であり、信号の遅延を大幅に
改善することは期待できない。

〔課題を解決するための手段〕

上記問題点を解決するために、本発明では、信号を伝達
する工／○線の電位を安定化する機構と、Ｉ１０線に流
れる信号電流を信号電圧に変換する機構とを備えた電流
電圧変換機構を信号の増幅手段として用いた。

〔作用〕

本発明の電流電圧変換機構は、■／○線の電位を安定化
するように動作する。これにより、Ｉ１０線の電位は、
情報の如何に関わらず、はぼ一定の値となる。したがっ
て、異なった情報を読み出した際にＩ１０線の電圧が交
差するまでの遅延を大幅に短縮することができる。さら
に、Ｉ１０線対間の電位差はほぼＯｖとなるために、異
なる情報の読み出しに際する動作余裕を改善することが
できる。

〔実施例〕

以下、図面を参照して、この発明の詳細な説明する。な
お、以下の実施例では、ダイナミックメモリのセンス回
路について述べるが、スタティックメモリにおいても、
メモリ・アレーとセンスアンプのかわりにスタティック
メモリのメモリセルを置くことにより、同様にセンス回
路を構成できる。

第１図は本発明の一実施例を示している。第１図中、１
はダイナミック・メモリのメモリ・セル・アレー、２は
メモリセルから読出した情報を増幅するセンスアンプ、
３はセンスアンプで増幅した情報をＩ１０線（入出力線
）に読出し、また■／○線からメモリセルに情報を書込
むためのカラムスイッチ、５は複数のセンスアンプのう
ちの１つを選択するアドレス・デコーダ、４はその出力
線、６Ａ、６Ｂは信号の伝達を行うＩ１０線（入出力線
）、９．１０はＩ１０線の寄生容量、８は書込み回路、
１１はＩ／Ｖコンバータ（電流電圧変換器）、１３．１
４は増幅器、１５．１６はフィードバック回路、７Ａ、
７ＢはＩ／Ｖコンバータの出力、１２は電圧増幅器、１
７．１８は差動増幅器をそれぞれ示している。

以下、この図を用いて本実施例の動作について説明する
。メモリセルから読出された情報はセンスアンプ２によ
って増幅される。その後、カラムスイッチ３により、セ
ンスアンプ２とＩ１０線対・６Ａ、６Ｂとが接続される
。このとき、センスアンプ２は、メモリセルから読出さ
れた情報に従って、Ｉ１０線対のどちらかを低電圧側に
引き落そうとする。すなわち、工／○線対の一方に信号
電流源が接続された状態と等価になる。次に、工／Ｖコ
ンバータ１１が工／○線対土の信号電流を検出し、それ
に比例した電圧を７Ａ、７Ｂに出力する。同時にＩ／Ｖ
コンバータ１１は、出力側（７Ａ・７Ｂ）から入力側（
６Ａ・６Ｂ）へフィードバック回路１５．１６を通して
ネガティブフィードバックをかけることにより、Ｉ１０
線対６Ａ・６Ｂの電位を安定化する。

第４図に信号読出し動作時の各部波形を示す。

Ｉ１０線にはほとんど電位差が現れないため、異なった
情報を読出す際、Ｉ１０線の電位が交差するのに要する
時間で１を極めて小さくすることができる。Ｉ／Ｖコン
バータの出力電圧が交差するまでの時間τＣは、第１図
においてＩ／Ｖコンバータの出カフＡ、７Ｂを増幅器１
３．１４で充放電する時間で決まる。出カフＡ、７Ｂの
負荷容量はＩ１０線の容量に比べて充分小さいため、遅
延τＣは極めて小さな値となる。これらにより、総合の
遅延τ１＋τＣ＋τ２を従来に比べて格段に短縮するこ
とができる。

ここで、本発明の最大の特徴であるＩ／Ｖコンバータに
ついて詳細に説明する。Ｉ／Ｖコンバータの役割は、上
に述べたように、（１）Ｉ１０線上の信号電流を電圧に
変換すること、および（２）Ｉ１０線の電位を安定化す
ることである。

以下、Ｉ／Ｖコンバータの実施例を説明する。

［：Ｉ／Ｖコンバータの実施例１］第５図にＩ／Ｖコンバータの第１の実施例を示す。図中
、４１Ａ、４絶縁がそれぞれＩ１０線６Ａ、６Ｂに接続
されるＩ／Ｖコンバータである。

各Ｉ／Ｖコンバータは、Ｎチャネル間工Ｓトランジスタ
４２〜４４、ＰチャネルＭＴＳトランジスタ４５，４６
、および抵抗４７から成る。トランジスタ４２〜４６に
より、Ｉ１０線６Ａおよび基準電圧ＶＲを入力とし、７
Ａを出力とする差動増幅器を構成している。差動増幅器
が第１図の増幅器（１３，１４）に、抵抗４７が第１図
のフィードバック回路（１５，１６）にそれぞれ相当す
る。

以下、本実施例の動作を説明する。Ｉ／Ｖコンバータの
出力信号電圧ＶＯは、Ｉ１０線の信号電流１＋によりｖｏ＝Ｒｃ−ｉ＋と表される。ここで、Ｒｅは４７の抵抗値である。

したがってＲｃの値を適当に設定することによリエ／○
線の電位を一定にしたまま、信号電流ｉ。

に比例した信号電圧を出力に得ることができる。

［Ｉ／Ｖコンバータの実施例２］第６図にＩ／Ｖコンバータの第２の実施例を示す。図中
、５１Ａ、５絶縁がそれぞれＩ１０線６Ａ、６Ｂに接続
されるＩ／Ｖコンバータである。

５６はＰチャネル間工Ｓトランジスタ、５７は電流源で
あり、５６と５７によりＩ／Ｖコンバータに含まれるイ
ンバータのバイアス回路を構成している。各１／Ｖコン
バータは、ＮチャネルＭＩＳトランジスタ５２，５３、
Ｐチャネル間工Ｓトランジスタ５４、および負荷５５に
より構成されている。５２と５４により、Ｉ１０線６Ａ
を入力とし、７Ａを出力とするインバータを構成し、５
３゜５５により、インバータの出力で駆動される電圧制
御電流源を構成している。インバータが第１図の増幅器
（１３，１４）に、電圧制御電流源が第１図のフィード
バック回路（１５，１６）にそれぞれ相当する。

以下１本実施例の動作について説明する。インバータは
、一定の電流が流れるようにバイアスされる。したがっ
て５０の電位Ｖｃｓを与えると、Ｉ１０線６Ａ（７）電
位がＶｃｓ＋　Ｖｔｈ　（５２）となるように出カフＡ
の電圧が決定される。出力の電圧Ｖ（７Ａ）はＶ　（７Ａ）　＝Ｖｃｓ＋Ｖｔｈ　（５２）　＋Ｖｔｈ
　（５３）となる。ここに、ｖｔｌ、（５２）　、　Ｖ
ｔｈ　（５３）はそれぞれ、ＮチャネルＭ、ＩＳトラン
ジスタ５２゜５３のしきい値電圧を表している。工／○
線の信号電圧をｖｌ、Ｉ１０線の信号電流をｉ４、Ｉ／
Ｖコンバータの出力信号電圧をＶ。とするとｖｏ＝□・
ｉ。

ｖｌ：　　　　　　　　　　”　ｌ＋ｍ−Ｇと表される。ここにｇ、はトランジスタ５３の伝達コン
ダクタンス、Ｇはインバータの電圧増＋１１１を示す。

これによりＩ１０線の電圧振幅は出力電圧ｍ幅の１／Ｇ
になる。したがって、出力電圧振幅＞　２００　ｍ　Ｖ
を得ようとすれば、例えばＧ＝５０程度の値にすること
は容易に可能であり、エフ０線の電圧振幅は４ｍＶ程度
ですむ。

これらにより、Ｉ１０線の電位を安定化した上で、Ｉ１
０線の信号電流に比例した信号電圧を出力に得ることが
できる。

［Ｉ／Ｖコンバータの実施例３］第７図にＩ／Ｖコンバータの第３の実施例を示す。図中
、６１Ａ、６絶縁はそれぞれＩ１０線６Ａ、６Ｂに接続
されるＩ／Ｖコンバータである。

各Ｉ／Ｖコンバータは、Ｎチャネル間工Ｓトランジスタ
６２〜６５．ＰチャネルＭＩＳトランジスタ６６．６７
、および負荷６８により構成されている。トランジスタ
６２，６３，６４，６６゜６７により、Ｉ１０線６Ａお
よび基準電圧ＶＲを入力とし、７Ａを出力とする差動増
幅器を構成し、６３、ｆ３Ｂにより、差動増幅器の出力
で駆動される電圧制御電流源を構成している。差動増幅
器が第１図の増幅器（１３，１４）に、電圧制御電流源
が第１図のフィードバック回路（１５，１６）にそれぞ
れ相当する。

本実施例では差動増幅器を用いているため、工１０線の
電圧を基準電圧ＶＲに等しい電圧にすることができる。

すなわちＩ１０線の電位をＶＲの制御により自由に設定
できるという特徴を有する。

また、差動増幅器の動作電流の値によらず、Ｉ１０線の
電位は一定となるため、動作余裕の大きい回路を提供す
ることができる。

［Ｉ／Ｖコンバータの実施例４］第８図にＩ／Ｖコンバータの第４の実施例を示す。図中
、７０Ａ、７０ＢはそれぞれＩ１０線６Ａ、６Ｂに接続
されるＩ／Ｖコンバータである。

各Ｉ／Ｖコンバータは、ＮチャネルＭＩＳトランジスタ
７１〜７３、ＰチャネルＭＩＳトランジスタ７４〜７６
、および負荷７７により構成されている。トランジスタ
７１，７２，７３，７５゜７６により、Ｉ１０線６Ａお
よび基準電圧ＶＲを入力とし、７Ｂを出力とする差動増
幅器を構成し、７４．７７により、差動増幅器の出力で
駆動される電圧制御電流源を構成している。差動増幅器
が第１図の増幅器（１３，１４）に、電圧制御電流源が
第１図のフィードバック回路（１５，１６）にそれぞれ
相当する。

先の実施例と異なり、Ｐチャネル間工Ｓトランジスタを
電圧制御電流駆動素子として用いているため、電源の利
用効率が良いという特徴を有する。

すなわち、Ｉ／Ｖコンバータの出力電圧は、Ｉ１０線の
電圧ＶＲに対して低い電圧になるため、ＶＲを電源電圧
Ｖｃｃに近い値まで高く設定することが可能となる。

なお、これまでの実施例はいずれも１反転形（位相が入
力６Ａと出カフＡとで逆になる）の増幅器と非反転形（
位相がへカフＡと出力６Ａとで逆にならない）のフィー
ドバック回路を用いて。

ネガティブフィードバックをかけていた。本実施例のフ
ィードバック回路は、Ｐチャネル間工Ｓトランジスタを
用いる関係上、反転形である。そのため、増幅器の方を
非反転形としている。

［Ｉ／Ｖコンバータの実施例５］第９図にＩ／Ｖコンバータの第５の実施例を示す０図中
、７０Ａ、７０ＢはそれぞれＩ１０線６Ａ、６Ｂに接続
されるＩ／Ｖコンバータである。

前実施例との相違点は、Ｎチャネル間工Ｓトランジスタ
７８が追加されたことである。前実施例は、工／○線が
ＰチャネルＭＩＳトランジスタ７４のドレインに接続さ
れるため、インピーダンスが高く、信号電流が過渡的に
流れたときの応答性にやや難点がある。それに対して本
実施例では、Ｐチャネル間工Ｓトランジスタ７４と並列
に、ダイオード接続したＮチャネルＭＩＳトランジスタ
７８を追加することにより、Ｉ１０線のインピーダンス
を下げ、過渡応答性を良くしている。なお、これに伴っ
てＩ１０線の電圧がＶｃｃ　　Ｖｔｈ　（ＶｔｈはＮチ
ャネルＭＩＳトランジスタのしきい値電圧）になるので
、ＮチャネルＭＩＳトランジスタ７９によってＶｅｃ　
　Ｖｔｈなる電圧を発生し、それを基準電圧ＶＲとして
いる。

次にデータ書込み動作について説明する。第１０図に書
込み回路（第１図の８）の実施例を、第１１図に書込み
動作時の各部波形を示す。図中、Ｄｉ、ｌはデータ入力
端子、８０はデータ人力バッファ、８１．８２はインバ
ータ、８３．８４はＮチャネル間工Ｓトランジスタであ
り、Ｉ１０線６Ａ。

６Ｂに接続されている。Ｄｌｌｌから入力されたデータ
はデータ人力バッファによってラッチされる。

書込みタイミング信号φ、が低電位である間は、読出し
状態であるから、前述のＩ／Ｖコンバータの電圧安定化
機構が働いて、Ｉ１０線６Ａ、６Ｂはほとんど同電位に
なっている。φ、が高電位になってトランジスタ８３．
８４が導通すると、６Ａ、６Ｂにはそれぞれ入力データ
の真、補信号が書込まれる。すなわち、入力データに従
って。

６Ａ、、６Ｂの一方が高電位、他方が低電位になる。こ
のデータはカラムスイッチ５およびデータ線を通して選
択されたメモリセルに書込まれる。

φ、が低電位になると、６Ａ、６Ｂはほとんど同電位に
戻る。

なお、書込み動作時にはＩ／Ｖコンバータの動作を停止
させておくのが、消費電力の点で望ましい。そのために
は、たとえば書込み信号φ１の逆相の信号を第５図（ま
たは第７図、第８図、第９図）のφＥとすればよい。

以上の実施例では、相補形のＭＩＳトランジスタを用い
たメモリのセンス回路について述べたが。

Ｉ１０線の電圧を安定化する手段と、工／○線の信号電
流に関した電圧を出力する手段とを備えていれば１本発
明が同様に適用できる。例えば、単一極性のＭ工Ｓトラ
ンジスタ、あるいはそれらの組合せ、あるいは他の回路
方式を用いてもセンス回路を同様に構成することができ
る。

特に、メモリアレーをＭＩＳトランジスタ。

工／○線のセンス回路にバイポーラトランジスタを用い
ることにより、素子の性能を活かした、極　：めて高速
、高集積のメモリＬＳＩを提供することもできる。

〔発明の効果〕

本発明によれば、ダイナミックメモリ、あるいはスタテ
ィックメモリのセンス回路部での遅延を低減できるため
、より高速の半導体メモリを提供することができる。さ
らに、異なった情報を読出す際の動作不良を防止できる
ため、高信頼性の半導体メモリを提供することができる
。

【図面の簡単な説明】

第１図は本発明の一実施例のセンス回路図、第２図は従
来のセンス回路図、第３図は従来のセンス回路の動作を
示す信号タイミング図、第４図および第１１図は本発明
の一実施例の動作を示す信号タイミング信号図５図、第
６図、第７図、第８図、第９図は本発明の実施例におけ
るＩ／Ｖコンバータの具体的な構成を示す図、第１０図
は本発明の実施例における書込み回路の具体的な猜成図
示す図である。５、符号の説明１・・・ダイナミックメモリ・セル・アレー、２・・・
センスアンプ、３・・・カラムスイッチ、４・・・アド
レス指定信号、５・・・アドレス・デコーダ、６Ａ、６
Ｂ・・・Ｉ１０線、８・・・書込み回路、１１・・・Ｉ
／Ｖコンバータ、１２・・・電圧増幅器。第５図第プ図茅、５′図彪カフッ：貢厨第７θ目九第７７月免膚ｇ、ｔＢエエ〈＝コエ

Claims

【特許請求の範囲】１、複数個のメモリセルよりなるメモリセルアレーと、
メモリセルが接続される少なくとも１本以上のデータ線
と、複数個のメモリセルアレーのうちの１つのメモリセ
ルを選択し、データ線に接続するアドレス選択機構とデ
ータ線に接続され、その電圧をメモリセルの情報に従っ
て増幅する機構と、カラムアドレスで選択されるカラム
スイッチを介してデータ線に接続した入出力線と、入出
力線に接続した主増幅器において、該主増幅器が少なく
とも入出力線の電圧を安定化する機構と、増幅機構とを
有することを特徴とする半導体メモリのセンス回路。２、特許請求の範囲第１項記載のセンス回路において、
電圧を安定化する機構としては、入出力線を入力とする
電流電圧変換機構を少なくとも有することを特徴とする
半導体メモリのセンス回路。３、特許請求の範囲第２項記載のセンス回路において、
前記電流電圧変換機構としては、入出力線の電圧を一方
の入力、基準電圧源を他の入力とする差動増幅器と、該
差動増幅器の出力によって制御され、入出力線に電流を
供給する電圧制御電流駆動素子とを少なくとも含むこと
を特徴とする半導体メモリのセンス回路。４、特許請求の範囲第３項記載のセンス回路において、
前記電圧制御電流駆動素子としては、絶縁ゲート（ＭＩ
Ｓ）型のトランジスタを用いることを特徴とする半導体
メモリのセンス回路。５、特許請求の範囲第３項記載のセンス回路において、
前記電流電圧変換機構としては、入出力線の電圧を入力
とする反転増幅器（インバータ）と、該反転増幅器の出
力によって制御され、入出力線に電流を供給する電圧制
御電流駆動素子とを少なくとも含むことを特徴とする半
導体メモリのセンス回路。６、特許請求の範囲第５項記載のセンス回路において、
前記電圧制御電流駆動素子としては、絶縁ゲート（ＭＩ
Ｓ）型のトランジスタを用いることを特徴とする半導体
メモリのセンス回路。７、複数のワード線と、該ワード線と直交するように設
けられた複数のデータ線と、該データ線とワード線の交
点に設けられた複数のメモリセルと、上記複数のワード線のうち少なくとも１つを選択する為
の第１のデコード手段と、上記複数のデータ線のうち少なくとも１つを選択し、共
通線に接続する為の第２のデコード手段とを有し、上記共通線に読み出された上記メモリセルの情報を出力
する、電流／電圧変換回路を用いて出力することを特徴
とする半導体メモリ。８、特許請求の範囲第７項記載の半導体メモリにおいて
、前記電流電圧変換機構としては、入出力線の電圧を一
方の入力、基準電圧源を他の入力とする差動増幅器と、
該差動増幅器の出力によって制御され、入出力線に電流
を供給する電圧制御電流駆動素子とを少なくとも含むこ
とを特徴とする半導体メモリ。９、特許請求の範囲８項記載の半導体メモリにおいて、
前記電圧制御電流駆動素子としては、絶縁ゲート（ＭＩ
Ｓ）型のトランジスタを用いることを特徴とする半導体
メモリ。１０、特許請求の範囲第８項記載の半導体メモリにおい
て、前記電流電圧変換機構としては、入出力線の電圧を
入力とする反転増幅器（インバータ）と、該反転増幅器
の出力によって制御され、入出力線に電流を供給する電
圧制御電流駆動素子とを少なくとも含むことを特徴とす
る半導体メモリ。１１、特許請求の範囲第１０項記載の半導体メモリにお
いて、前記電圧制御電流駆動素子としては、絶縁ゲート
（ＭＩＳ）型のトランジスタを用いることを特徴とする
半導体メモリ。