JPH0199312A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタルフィルタ等のディジタル信号処理に
用いられる演算装置に関する。

（従来の技術） 一般に、ディジタルフィルタは、２次ＩＩＲディジタル
フィルタをフィルタの次数に応じて縦続接続することに
よって構成される。第２図は直接形構成による２次ＩＩ
Ｒフィルタの構成例を示したもので、加算器１．２＊３
＋４、乗算器ｓ、６．７゜８、遅延器９・１０よシ構成
される。このフィルタの伝達関数は、 で表される。ここに、ａｌ　＋　！Ｌ２　＋　ｔｌｌ　
＋　１）２はフィルタ係数である。このディジタルフィ
ルタの演算式は第（２）式で示される。

ｖｎはフィルタ入力で加算器１に入力され、ｙｎはフィ
ルタ出力で加算器３より出力される。また、ｕｎは加算
器１の出力、ｕ　ｎ−１＋　ｕ　ｎ−２はそれぞれ遅延
器９，１０の出力である。

遅延器９，１０は、入力を１サンプル時間間隔遅らせる
だけであるので、ｕｎ−１は１サンプル時間前のｕｎに
、ｕ　ｎ　−２は２サンプル時間前のｕｎの値に等しい
。第２図に示したフィルタは、フィルタのカットオフ周
波数が低くなるにつれて、係数感度が犬きくなシ、また
、フィルタのダイナミックレンジが劣化するという欠点
を持っている。

２次ＩＩＲフィルタの他の構成例として、２次の低素子
感度ＩＩＲフィルタの構成例を第３図に示す。

このフィルタは、フィルタのカットオフ周波数が低い場
合でも、係数感度が小さく、フィルタのダイナミックレ
ンジも劣化しないというすぐれた特徴を持つ。第３図の
フィルタは、加算器１，２゜３．４．１１．１２、乗算
器５．６．７，８゜１３．１４、遅延器９．１０よシ構
成される。このフィルタの伝達関数ハ、 で表される。α１．α２．β１．β２　ｒ　Ｓｌ　、Ｓ
２　　はそれぞれ乗算器７，８．５．６．１３．１４の
乗数である。このディジタルフィルタの演算式は、ｕｎ
＝ｘｎ＋β１ｖｎ−１＋β２ｗｎ−１（４，１）ｙｎ＝
ｕｎ＋α１ｖｆｉ−１＋α２”ｎ−１（４，２）ｗｎ＝
　ｗ、、　１　＋５２ｖｎ−、（４，３）ｖｎ＝ｖｎ−
１＋５１ｕｎ（４，４） で表わされる。Ｘはフィルタ入力で加算器１に入力され
、ｙはフィルタ出力で加算器３より出力される。ｖ　　
、ｖ　はそれぞれ加算器１１．１２の現ｎ 時刻の出力、ｖｎ−１１ｗｎ−１は、それぞれ遅延器９
゜１０の出力で、加算器１１．１２の１サンプル時間前
の出力である。

第４図に、上記（２，１）　、　（２，２）式又は、（
４，１）〜（４，４）式の演算を行う従来の演算装置の
一例を示し念もので、読出し専用メモリ（以下ＲＯＭ）
Ｊ、データメモリ（以下１’ｅＡＭ　）　２、乗算器３
、加算器４、アキュームレータ５、第１の乗算器入力レ
ジスタ（Ｍ）６、第２の乗算器入力レジスタ（Ｌ）７、
選択回路（ＳＥＬ）　８、データバス９、補助レジスタ
（Ｗφ）１０よシ構成されている（　ＩＩＲフィルタに
適した積和形ＡＬＵ　’ｉ持つＤＳＰの構成、昭和６１
年度電子通信学会通信部門全国大会、Ｐ、　１〜２８１
、参照）。

第５図に第４図の演算装置で（２，１）　、　（２，２
）式の演算を行う場合の動作ステン７６ヲ示す。ただし
、Ｄｌ、Ｄ２は、それぞれ、データｕ　ｎ　−１ｒ　ｕ
　ｎ　−２のＲＡＭの格納アドレスをあられす。また、
第６図に第４図の演算装置で（４，１）〜（４，４）式
の演算を行う場合の動作ステップを示す。ただし、Ｄｏ
。

Ｄ　、Ｄ２は、データｕ　ｎ　＋　Ｖ　ｎ　ｒ　ｗｎの
ＲＡＭの格納アドレスをあられす。第６図の第４ステツ
プ、第５ステツプは、第３図の乗算器１４、加算器１２
、遅延器１０の演算を行っているステップで、（４，３
）式で示された演算に相当している。（４，３）式の演
算は、伝達関数が（５，１）式で表される積分器の演算
を表わす。

同様に、（４，４）式は、伝達関数が（５，２）式で示
される積分器の演算を表わしておシ、 第３図の乗算器１３、加算器１１、遅延器９によって構
成される。第６−図の第６ステノプ、第７ステツプの演
算が（４，４）式の積分器の演算を行っスいるステップ
である。

ところで、実際のフィルタでは第２図または、第３図に
示した２次のＩＩＲフィルタをフィ゛ルタの次数に応じ
て縦続接続することによって構成される。この場合、ｋ
段目の２次のＩＩＲフィルタのｕ　ｎ　−２のＭレジス
タへの格納は（ｋ−１）段目の最後のステップと同時に
行うことができる。したがって、２次のＩＩＲフィルタ
処理を続けて行う場合、２次のＩＩＲフィルタ１段当シ
の実質的な動作ステップ数は、第５図の例では４ステツ
グ、第６図の例では９ステツプとなる。すなわち、第４
図に示した演算装置で、第３図に示した低素子感度フィ
ルタの演算全行うと第２図に示した直接形構成の２次Ｉ
ＩＲフィルタに比べて動作ステップが５ステツプ増加す
る。

（発明が解決しようとする問題点） 以上述べたように従来の演算装置では他素子感度ＩＩＲ
フィルタの演算を行うと、演算装置の動作ステップ数が
増大してしまうという欠点があシ、このため、低素子感
度フィルタの演算を実現するためには、演算装置の動作
速度を上げなければならず、実現が困難であるという問
題点があった。

この発明は、以上述べた他素子感度ＩＩＲフィルタの演
算を行うと演算装置の動作ステップが増加してしまうと
いう欠点を除去し、演算装置の動作速度を上げずに低素
子感度フィルタの演算を行うことができるすぐれた装置
を提供することを目的とする。

（問題点を解決するための手段） 本発明は、第１の入力端（Ａ）にフィルタ係数などの被
乗数が与えられ且つ第２の入力端（Ｂ）へフィルタ入出
力などの乗数が与えられる乗算器３と、乗算器へ与える
乗数を格納する、第ルジスク６及び第２レジスタ７と、
両レジスタの一方の出力を選択して乗算器の第２の入力
端に乗数を与える第１選択手段８１と、第１の入力端に
乗算器の出力が与えられる加算器４と、加算器の出力を
格納する第３レジスタと、第１し・ゾスタの出力と第２
レジスタの出力と第３レジスタの出力及び零値のいずれ
かを選択して加算器の第２の入力端へ与える第２選択手
段とを備えたものである。

（作用） 第１及び第２レジスタを第１及び第２選択手段によって
相補的に選択することによって乗算と加算とを並行して
実行でき、例えば、第６°図の第５ステツプと第５ステ
ツプ及び第６ステノプと第７ステツプがそれぞれ１ステ
ツグで実行でき、ステップ数が減少する。

（実施例） 第１図は本発明の実施例を示すブロック図で、読出し専
用メモリ（ＲＯＭ　）　１、データメモリ（ＲＡＭ　）
　２、乗算器３、加算器４、アキュームレータ（ＡＣＣ
）　５、第１の乗算器入力レジスタ（Ｍ、以下Ｍレジス
タという）６、第２の乗算器入力レジスタ（Ｌ、以下Ｌ
レジスタという）７、第１の選択回路（ＳＥＬＬ　）　
８１、第２の選択回路（５ＥＬ２　）８２、データバス
９、補助レジスタ（Ｗφ）１０より構成されている。Ｍ
レジスタ、Ｌレジスタ６゜７の出力は、第１の選択回路
８１を介して乗算器３の入力Ｂに与えられると同時に、
第２の選択回路８２を介して加算器４の入力りに与えら
れる。

第７図は、第１図の演算装置によって第３図に示した低
素子感度フィルタの演算を行う場合の動作ステップを示
したものである。以下、各ステップの動作を詳細に説明
する。

メモＩＪ　ＲＯＭ　１には、乗算係数α１．α２．β、
。

β２１　Ｓ１＋　８２　が予め書き込まれている。また
、メモリＲＡＭ　２のＤｌ、Ｄ２番地には、前回のフィ
ルタ演算の結果のデータｖｎ、Ｗｎがそれぞれ書き込ま
れている。またアキュームレータ５には前回のフィルタ
演算結果の入力データＸｎが格納されている。

くステップ１〉　まず第１のステップでは、ＲＡＭ　２
のＤ２番地の内容Ｗｎ−１が読み出され、データバス９
を介して、Ｍレジスタ６と、補助レジスタ１０に格納さ
れる。

くステップ２〉　このステップでは、ＲＯＭ　１から乗
算係数β２が読出され、乗算器３の入力Ａに与えられる
と同時に、第１の選択回路８１を介してＭレジスタの内
容Ｗｎ−１が乗算器３の入力Ｂに与えられる。したがっ
て乗算結果ＡＸＢは ＡＸＢ＝β２　”ＩＦｎ−＋ となる。この乗算結果は加算器４の入力Ｃに与えられ、
一方、第２の選択回路８２を介してアキュームレータ５
の内容Ｘが入力りに与えられる。加算器４からは加算結
果 Ｃ＋Ｄ＝（β２・Ｗｎ−１〕＋ｘｎ が出力され、アキュームレータ５に格納される。

一方、これらの乗算、加算が行われると同時に、ＲＡＭ
　２からは、Ｄ１番地の内容ｖｎ−４が読み出され、デ
ータバス９を介してＬレジスタ７に格納される。

〈ステップ３〉　このステップでは、ＲＯＭ　１から乗
算係数β、が読出され、乗算器３０入力Ａに与えられ、
入力Ｂには、第１の選択回路８ノによってＬレジスタの
内容Ｖ　ｎ−１が選択されて与えられる。

乗算結果は、 ＡＸＢ＝β１・ｖｎ−１ となシ、加算器３０入力Ｃに与えられる。一方、入力り
には、第２の選択回路８２を介して、アキュームレータ
５から〈ステップ２〉での演算結果〔β２・ｗｎ−１＋
ｘｎ〕が与えられる。したがって加算器５の出力は、 Ｃ十り＝（β１・Ｖ、、：ｌ＋（β２・ｗｎ−１＋ｘｎ
〕となシ、（４，１）式のｕｎが得られる。この結果は
アキュームレータ５に格納される。

〈ステップ４〉　このステップでは、ＲＯＭ　１から乗
算係数８２が読出され、乗算器３の入力Ａに与えられ、
入力Ｂには第１の選択回路８１によってＬレジスタの内
容ｖｎ−１が選択されて与えられる。

乗算結果は、 Ａ　Ｘ　Ｂ　＝　８２−Ｖ、１ となシ、加算器３の入力Ｃに与えられる。−万人力りに
は、第２の選択回路８２によって、Ｍレジスタの内容ｗ
ｎ−１が選択されて与えられる。加算器５の出力結果は
、 Ｃ＋　Ｄ　＝　（Ｓ２”ｖｎ−、］＋ｗｎ。

となシ、（４，３）式のＷ　が得られる。この結果は、
アキュームレータ５に格納されるが、その前に、アキュ
ームレータ５に格納されているくステップ３〉の演算結
果ｕｎＯ値がデータバス９を介してＭレジスタに格納さ
れる。

〈ステップ５〉　このステップでは、ＲＯＭ　１よシ、
乗算係数８１が読出され、乗算器３の入力Ａに与えられ
る。−万人力Ｂには、第１の選択回路８１によってＭレ
ジスタの内容Ｕが選択されて与えられる。乗算結果は、 ＡｘＢ＝８１・ｕｎ となり、加算器３の入力Ｃに与えられる。一方式力りに
は、第２の選択回路８２によってＬレジスタの内容ｖｎ
−１が選択されて与えられる。加算器５の出力結果は、 Ｃ＋Ｄ＝［：Ｓｌ・ｕｎ〕十ｖｎ−１ となり、（４，４）式のＶｎが得られる。この結果は、
アキュームレータ５に格納されるが、その前に、アキュ
ームレータ５に格納されているくステップ４〉での演算
結果ＷｎＯ値がＲＡＭ　２のＤ２番地に書き込まれる。

〈ステラ７’６）　　このステップでは、ＲＯＭ　１よ
シ固定値′”１＃が読出され、乗算器３の入力Ａに与え
られ、−万人力Ｂには、第１の選択回路８ノによってＭ
レジスタの内容ｕｎが選択されて与えられる。乗算結果
は、 ＡＸＢ＝（１・Ｕ〕 となシ加算器４の入力Ｃに与えられる。一方、入力りに
は、第２の選択回路８２を介して固定値“０＃が与えら
れ、加算結果は、 Ｃ＋Ｄ＝（１・ｕ〕＋Ｏ となる。この結果はアキュームレータ５に格納されるが
、その前に、アキュームレータ５に格納されているくス
テップ５〉での演算結果Ｖの値が、データバス９を介し
てＲＡＭ　２のＤ１番地に書き込まれる。

〈ステップ７〉　このステップでは、ＲＯＭ　１よシ乗
算係数α１が読出され、乗算器３０入力Ａに与えられる
。一方式力Ｂには、第１の選択回路８１によってＬレジ
スタの内容Ｖ　ｎ−１が選択されて与えられる。乗算結
果は、 ＡＸＢ＝［：α１・Ｖ　ｎ−１］ となり、加算器４の入力Ｃに与えられる。一方、入力り
には、第２の選択回路８２によって、アキュームレータ
５に格納されている〈ステップ６〉での演算結果［ｕｎ
　）の値が選択されて与えられる。

加算結果は、 Ｃ十り＝（α、・ｖｎ−４〕＋〔ｕｎ〕となシ、この結
果はアキュームレータ５に格納される。一方、これらの
加算、乗算が行われると同時に、補助レジスタ１０に格
納されｆＣｗ、−１の値が読み出され、データバス９ｆ
ｔ介して、Ｍレジスタに書き込まれる。

〈ステップ８〉　このステップでは、ＲＯＭ　Ｚから乗
算係数α２が読出され乗算器３の入力に与えられる。一
方、入力Ｂには、第１の選択回路８１によってＭレジス
タの内容ｗｎ−１が選択されて与えられ、乗算結果は、 ＡＸＢ＝［α２”’１−１） となり、加算器４の入力Ｃに与えられる。入力りには、
第２の選択回路８２によってアキー−ムレータ５に格納
されているくステンｆ７〉での演算結果〔α１・ｖｎ−
１＋　ｕｎ’）が選択されて与えられる。加算結果は、 Ｃ＋Ｄ＝［：α２・”ｎ−＋）＋Ｃα１・ｖｎ−１＋ｕ
ｎ〕となり、（４，２）式のフィルタ出力ｙ　が得られ
る。

この結果は、アキュームレータ５に格納される。

第３図に示した２次の低素子感度フィルタを多数縦続接
続して用いる場合、ｋ段目のＷｎ−１の値のＭレジスタ
への格納は、（ｋ−１）段目の最後のステップと同時に
行うことができる。したがって、この場合の実質的な動
作ステップ数は第７図の破線で示した７ステノプとなる
。

（発明の効果） 以上、詳細に説明したように本発明によれば、演算装置
の乗算器入力レジスタの出力と、加算器の２つの入力の
うち、アキュームレータの出力が接続されている方の入
力とを接続するようにしたので、低素子感度フィルタの
積分器の演算を１ステツプで処理することができ、従来
の演算装置で低素子感度フィルタの演算を行う場合に比
べて、演算装置の動作ステップ数を削減することができ
る。これにより、従来の演算装置の動作速度と同じ、動
作速度で、低素子感度フィルタを実現することができる
。低素子感度フィルタを用いることによシ、係数語長、
演算語長を少くすることができるので演算装置のノ・−
ドウエア量の削減が期待できる。

また、本発明は、加算器の加算機能を強化しているので
、ディジタルフィルタ以外の高速演算を必要とするディ
ジタル信号処理の演算装置にも適用可能である。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図と第
３図とは直接形の一般的フィルタの構成を示す図、第４
図は従来技術の説明図、第５図と第６図とは第４図の演
算装置の動作説明図、第７図は本発明の実施例の動作説
明図である。 １．２・・・メモリ、３・・・乗算器、４・・・加算器
、５・・・アキュムレータ、６，７・・・レジスタ、８
１゜８２・・・選択回路。 特許出願人　沖電気工業株式会社 本発明の実施骨１のプロ１．り図 第１図 フイルク１ＦｌＱｔｚ傍１１ 夜来枚重の説明（２） 第４図 ｊ＃、４　ｃＯｒｌｋ１１初乍貌明図 第５図 朱４図１長ｌの斬１下娩明ス 第６図 不発１１月の動１ｈ￥−設Ｒ月図 第７図 １、事件の表示 昭和６２年　特　許　　願第２５６２９８号２、発明の
名称 演算装置 ３、補正をする者 事件との関係　　　　　特　　許　　出　願　人６、補
正の内容 （１）　明細書第３頁にろる（２ン式を下記のように補
正する。 ｕｎ：　Ｘｎ＋ｂ１ｕｎ−１＋　ｂ２ｕｎ−２（２，１
）ｙ　＝　ｕ　＋　ａｌｕ、−１＋ａ２ｕｎ−２（２，
２）ｎ　　　　　　ｎ （２）同誓第６頁にある（　５．１　）式を下記のよう
に補正する。 （３ン　　同書第８頁第１０行目に「レジスタと」とあ
るのを「レジスタ５と」と補正する。 （４）同書第頁第１０行目に「第２選択手段と」とある
のを「第２選択手段８２」と補正する。 （５）図面「第４図」を別紙の通り補正する。

Claims (1)

【特許請求の範囲】
1. 第１の入力端（Ａ）にフィルタ係数などの被乗数が与え
   られ且つ第２の入力端（Ｂ）へフィルタ入出力などの乗
   数が与えられる乗算器（３）と、当該乗算器へ与える乗
   数を格納する、第１レジスタ（６）及び第２レジスタ（
   ７）と、当該両レジスタの一方の出力を選択して前記乗
   算器の第２の入力端に前記乗数を与える第１選択手段（
   ８１）と、第１の入力端に前記乗算器の出力が与えられ
   る加算器（４）と、当該加算器の出力を格納する第３レ
   ジスタ（５）と、前記第１レジスタの出力、前記第２レ
   ジスタの出力、前記第３レジスタの出力及び零値のいず
   れかを選択して、前記加算器の第２の入力端へ与える第
   ２選択手段（８２）と、を備えた演算装置