JPH069029B2 - デイジタル信号処理プロセツサ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル信号処理プロセッサ（以下、ＤＳ
Ｐという）に関するものである。

（従来の技術） ＤＳＰは、アナログ信号からディジタル信号に変換され
た処理対象信号に対して所定のディジタル演算を施す装
置である。ディジタル信号処理の利点としては、高精度
化や、非線形処理、多重化処理、適応制御等が容易にな
ること、温度変化や経年変化に対して安定性が向上する
こと、製造や検査工程の簡易化が図れること等があげら
れる。

従来、このような分野の技術としては、例えば、次のよ
うな文献に記載されるものがあった。

文献１；特開昭56-101266号公報 文献２；「マイクロシステム コンポーネント ハンド
ブック(MICROSYSTEM COMPONENTS HANDBOOK)」、１(195
4)インテル社（米）P.4-52〜4-75 文献１に記載されたＤＳＰは、プログラムを格納する読
出し専用メモリ、データを格納するデータメモリ、シフ
ト回路、加減算器、及び累算用レジスタ等を備えてい
る。そして、内部の演算データ形式として固定小数点形
式を採用すると共に、ディジタル信号処理演算に必要な
積和演算の演算能力を強化するために、並列型乗算回路
を内蔵した構成になっている。

また、文献２には、浮動小数点形式を採用した数値演算
プロセッサ80287（インテル社製）の技術が記載されて
いる。

（発明が解決しようとする問題点） しかしながら、従来のＤＳＰでは、次のような問題点
（１），（２）があった。

（１）文献１のＤＳＰにおいて、適応制御等で係数の時
間変化の動作を必要とする場合、係数用の読出し専用メ
モリは随時、係数の更新ができないので、該メモリを使
用できない。そのため、プログラムのステップが増加し
たり、データメモリの記憶領域が無駄に使用される原因
になっていた。

さらに、この種のＤＳＰでは、内部の演算データ形式と
して固定小数点形式を採用しているため、処理データを
［＋１，−１］の区間内に変換するような操作を必要と
し、データの小数点位置を絶えず管理しなければならな
いという問題があった。

例えば、非巡回型ディジタルフィルタの演算では、多数
の乗算結果を加算するために、オーバフロー等を見込ん
で小数点位置を現在の位置からＮビット右へシフトして
おき、演算後に再びＮビット左へ戻すという余計な操作
を行っていた。このようなシフト処理を行うのは、固定
小数点演算形式のダイナミックレンジが狭いからであ
る。さらに、誤差の累積や精度の劣化に対する補正操作
も多く必要とするという問題があった。

（２）前記ダイナミックレンジを広くするため、文献２
のＤＳＰでは浮動小数点形式を採用しているが、同文献
２の４−５８ページに記載されているように、加算１４
μｓ、乗算１９μｓ（単精度）、及び２７μｓ（倍精
度）という処理時間を必要とする。そのため、音声帯域
０〜４KHzの信号をディジタル信号処理する場合、８KHZ
サンプリングを採用するので、１２５μｓの時間内にわ
ずか数命令実行できるのみであり、リアルタイム（実時
間）でディジタル信号処理を行うには、未だ算術演算能
力が充分でない。そこで、回路規模を大型化して算術演
算能力を向上することも考えられるが、１チップの集積
回路とする場合、それが困難になるという新たな問題が
生じる。

本発明は、前記従来技術が持っていた問題点として、デ
ィジタル信号処理をリアルタイムで実行するのに適した
高速性を有していない点と、高速性を持たせると１チッ
プでの集積化が困難になる点について解決し、１チップ
での集積化が容易で、処理速度の速いＤＳＰを提供する
ことを目的とする。

（問題点を解決するための手段） 第１の発明は、前記問題点を解決するために、ＤＳＰに
おいて、プログラムを格納する読出し用の第１のメモリ
と、前記第１のメモリのアドレスを制御する第１のアド
レス制御部と、前記プログラムにより制御されデータの
書込み及び読出しが行える第２のメモリと、前記第２の
メモリのアドレスを制御する第２のアドレス制御部と、
前記第２のメモリのデータと内部データバスのデータの
いずれか一方のデータを入力として取込み、そのデータ
を該第２のメモリ及び該内部データバスへ出力するメモ
リ書込み用レジスタと、前記第２のメモリのデータと前
記内部データバスのデータのいずれか一方のデータを保
持するメモリ読出し用レジスタとを、備えている。

さらに、前記メモリ読出し用レジスタの内容を乗数及び
被乗数として乗算する乗算回路と、前記乗算回路の出力
データを保持する乗算レジスタと、演算結果のデータを
累算する累算用レジスタと、前記メモリ読出し用レジス
タ、前記乗算レジスタ及び前記累算用レジスタのうち
の、前記プログラムで指定された２つのレジスタの内容
を入力データとして取込み、それらの入力データの算術
論理演算を行う算術論理演算回路とが、設けられてい
る。

第２の発明では、プログラムを格納する読出し用の第１
のメモリと、前記第１のメモリのアドレスを制御する第
１のアドレス制御部と、前記プログラムにより制御され
データの書込み及び読出しが行える２面の第２，第３の
メモリと、前記第２，第３のメモリのアドレスを制御す
る第２のアドレス制御部と、前記第２，第３のメモリの
データと内部データバスのデータのいずれか一方のデー
タを入力として取込み、そのデータを該第２，第３のメ
モリ及び該内部データバスへ出力するメモリ書込み用レ
ジスタと、前記第２及び第３のメモリから読出された２
つのデータのうちの一方を保持する第１のメモリ読出し
用レジスタと、前記第３のメモリのデータと前記内部デ
ータバスのデータのいずれか一方のデータを保持する第
２のメモリ読出し用レジスタとを、備えている。

さらに、前記第１及び第２のメモリ読出し用レジスタの
内容を乗数及び被乗数として乗算しそれを倍長データと
して出力する乗算回路と、前記倍長データをそれぞれ保
持する第１，第２の単長レジスタと、演算結果を表わす
単長データをそれぞれ累算する第１，第２の累算用レジ
スタと、前記第１，第２のメモリ読出し用レジスタ、前
記第１，第２の単長レジスタ及び前記第１，第２の累算
用レジスタのうちの、前記プログラムで指定された２つ
のレジスタの内容を入力データとして取込み、それらの
入力データの算術論理演算を行う算術論理演算回路と
が、設けられている。

（作用） 第１及び第２の発明によれば、以上のようにＤＳＰを構
成したので、メモリ書込み用レジスタ、メモリ読出し用
レジスタ、及びＡＬＵ入力側の入力データ選択手段は、
各構成要素に入力されるデータの選択を行い、第１のメ
モリに格納されたプログラムによってＤＳＰ内部での信
号処理を変更する働きがある。そのため、各種の適応信
号処理に対応可能となり、１チップでの集積化を容易に
させる。

さらに、メモリ書込み用レジスタ、メモリ読出し用レジ
スタ、及びＡＬＵ入力側の入力データ選択手段は、デー
タ処理の手順を最適化した該データ処理に要するステッ
プ数を削減する働きがある。そのため、従来であれば、
１クロック・サイクルにつき１つの処理しかできなかっ
たものが、これらの書込み用レジスタ及びメモリ読出し
用レジスタにデータを一時的に蓄え、次ステップの処理
に用いることによって複数の処理の並列実行を行わせる
働きがある。その上、メモリ書込み用レジスタ及びメモ
リ読出し用レジスタは、それらのレジスタが取り扱う処
理のステップ数がほぼ均一になるように配置されてい
る。それ故、メモリ、乗算回路及びＡＬＵ等の処理にお
いて、次の段階の処理（例えば、メモリ→乗算回路、乗
算回路→ＡＬＵ等）へ移行する際、並列に処理されてい
る次段階の処理が完了するまでの無駄な待ち時間の削減
化を図る。これにより、ＤＳＰにおける処理速度の高速
化が図れる。従って、前記問題点を除去できるのであ
る。

（実施例） 第１図は、本発明の実施例を示すＤＳＰ（ディジタル信
号処理プロセッサ）の要部の構成ブロック図である。

このＤＳＰは、図示しない内部データバスコントローラ
で制御される内部データバス１を有し、この内部データ
バス１に制御部、記憶部、演算部及び入出力部が接続さ
れている。

制御部及び記憶部は、プログラムを格納する読出し用の
第１のメモリ（例えば、ＲＯＭ）１０、該ＲＯＭ１０の
アドレスを制御する第１のアドレス制御部１１、該アド
レス制御部１１に外部制御メモリ用データバス１２を介
して接続された外部データバス端子１３、及び該アドレ
ス制御部１１に外部制御メモリ用アドレスバス１４を介
して接続された外部アドレスバス端子１５を有してい
る。さらに、制御部及び記憶部には、データの書込み読
出しが行える第２，第３のメモリ（例えば、ＲＡＭ）２
０，２１該ＲＡＭ２０，２１のアドレスを制御する第２
のアドレス制御部２２、メモリ書込み用レジスタ２３、
第１，第２のメモリ読出し用レジスタ２４，２５、及び
信号選択用のセレクタ２６，２７，２８が設けられてい
る。

ＲＯＭ１０は、アドレス制御部１１に対して信号の授受
を行い、該アドレス制御部１１で指定されたアドレスの
プログラム命令を読出し、それを内部データバス１等へ
出力するメモリである。アドレス制御部１１は、内部デ
ータバス１に対してデータの授受を行い、ＲＯＭ１０の
アドレスを制御する回路である。アドレス制御部１１に
接続された外部データバス端子１３及び外部アドレスバ
ス端子１５は、外部制御メモリ（例えば、プログラムを
格納する外部ＲＯＭ）を接続するためのもので、その外
部ＲＯＭの読出し用アドレスを出力したり、該読出し結
果をデータとして入力する機能を持つ。これらバス１
２，１４及び端子１３，１５は、内部ＲＯＭ１０を使用
しない場合とか、プログラムのデバック時で内部ＲＯＭ
１０を使用できない場合等に使用される。

ＲＡＭ２０，２１は、メモリ書込み用レジスタ２３内の
データをアドレス制御部２２で指定されたアドレスへ書
込んだり、書込んだデータを読出してセレクタ２７，２
８へ与える回路である。メモリ書込み用レジスタ２３の
入力側に接続されたセレクタ２６は、内部データバス１
上のデータまたはＲＡＭ２０，２１の読出しデータのう
ちの１つを選択して該メモリ書込み用レジスタ２３に与
える回路である。メモリ書込み用レジスタ２３は、セレ
クタ２６の出力データを一時保持してそれをＲＡＭ２
０，２１及び内部データバス１に与える回路である。セ
レクタ２７はＲＡＭ２０または２１の読出しデータの１
つを選択してセレクタ２６及びメモリ読出し用レジスタ
２４に与える回路、セレクタ２８はＲＡＭ２１の読出し
データまたは内部データバス１上のデータの１つを選択
してメモリ読出し用レジスタ２５に与える回路である。
各メモリ読出し用レジスタ２４，２５は、各セレクタ２
７，２８の出力データを一時保持してその浮動小数点形
式のデータを演算部へ出力する回路である。

演算部は、並列型乗算回路３０、乗算結果を保持するた
めの乗算レジスタである第１，第２の単長レジスタ３
１，３２、第１，第２の累算用レジスタ（アキュムレー
タ）３３，３４、セレクタ３５，３６、及び算術論理演
算回路（以下、ＡＬＵという）３７を有している。

乗算回路３０は、メモリ読出し用レジスタ２４，２５に
おける浮動小数点形式の出力データを入力し、その２入
力を乗数及び被乗数として乗算し、その乗算結果を正規
化浮動小数点形式の倍長データとして第１，第２の単長
レジスタ３１，３２に与える回路である。第１，第２の
単長レジスタ３１，３２は、それぞれ乗算回路３０の出
力データを一時保持し、そのうち第１の単長レジスタ３
１は保持データを内部データバス１及びセレクタ３５
へ、第２の単長レジスタ３２は保持データをセレクタ３
５へ、それぞれ与える回路である。第１，第２の累算用
レジスタ３３，３４は、演算結果をそれぞれ累算し、そ
の累算結果を浮動小数点形式のデータとして出力してセ
レクタ３６に与える回路である。セレクタ３５はメモリ
読出し用レジスタ２４，２５及び単長レジスタ３１，３
２における浮動小数点形式の４出力データのうちの１つ
を選択してそれをＡＬＵ３７に第１の入力データとして
与える回路、セレクタ３６はメモリ読出し用レジスタ２
５及び累算用レジスタ３３，３４における浮動小数点形
式の３出力データのうちの１つを選択してそれをＡＬＵ
３７に第２の入力データとして与える回路である。ＡＬ
Ｕ３７は第１と第２の入力データの演算を行い、その演
算結果を正規化浮動小数点形式のデータとして出力して
累算用レジスタ３３，３４及び内部データバス１に与え
る回路である。

入出力部は、制御部で制御されてデータの入出力を行う
回路であり、外部データを内部データバス１に入力する
入力レジスタ４０、該内部データバス１上のデータを外
部に出力する出力レジスタ４１、該入，出力レジスタ４
０，４１に外部データバス４２を介して接続された外部
データバス端子４３、該内部データバス１に接続された
外部メモリ用のアドレスレジスタ４４，４５、該アドレ
スレジスタ４４，４５に外部データメモリアドレスバス
４６を介して接続された外部アドレスバス端子４７、及
び該内部データバス１に接続された汎用の入，出力フラ
グ４８，４９を備えている。

２つのアドレスレジスタ４４，４５のうち、一方のアド
レスレジスタ４４はディスティネーション（行き先）レ
ジスタ、他方のアドレスレジスタ４５はソース（発生
元）アドレスレジスタとして機能し、データを記憶する
外部のメモリ（例えば、ＲＡＭ）を使用する場合に、該
外部ＲＡＭの読出しと書込みを行うアドレスを指定する
働きを持つ。従って、アドレスレジスタ４４に接続され
た外部データバス端子４７には、内部ＲＡＭ２０，２１
のメモリ容量が不足する場合等に、外部ＲＡＭが接続さ
れる。また、入，出力フラグ４８，４９は、演算処理の
繰返し動作の際に、ＤＳＰの外部の回路とのデータの受
渡しを制御する機能を持ち、その入，出力フラグ４８，
４９の使用方法は外部回路との通信制御手順によって決
定される。

以上のように構成されるＤＳＰを用いて、例えば第２図
及び第３図のような２次巡回型ディジタルフィルタ演算
を行う場合の動作を説明する。

（Ａ）第２図及び第３図の説明 ディジタルフィルタの設計手法として、アナログフィル
タの設計値をディジタルフィルタへ変換する方法を用
い、アナログ領域でのフィルタ仕様を、バンドパス特性
の ｆ_０＝１ＫＨｚ，Ｑ＝５，Ａ＝０ｄＢ ・・・（１） として、２次巡回型の一般式 但し、ω_０＝２Πｆ_０ に対して公知の整合Ｚ変換を行う。すると、そのＺ領域
の一般式は 但し、Ｚ＝ｅ^ｊＷＴ Ｔ；サンプリング周期 （＝１２５μｓ） で表わすことができ、その係数値が、 ａ_０＝0.1343065 ａ_１＝-0.1343065 ｂ_１＝-1.312528 ｂ_２＝0.854636 ・・・（４） となる。

（３）式に対応したＺ領域のフィルタ構成図を示したも
のが第２図である。

第２図のフィルタは、入力信号Ｘ（Ｚ）を入力する入力
端子１００、出力信号Ｙ（Ｚ）を出力する出力端子１０
１、係数−ｂ_１を入力する端子１０２、係数−ｂ_２を入
力する端子１０３、係数ａ_０を入力する端子１０４、係
数ａ_１を入力する端子１０５、１クロックの単位遅延処
理時間Ｚ^−１を持つ遅延回路１０６，１０７、乗算器１
０８，１０９，１１０，１１１、及び加算器１１２，１
１３で構成されている。

この種のフィルタでは、入力信号Ｘ（Ｚ）に対して加算
器１１２で（３）式の分母の演算に相当する処理が行わ
れ、さらに加算器１１３で（３）式の分子の演算に相当
する処理が行われた後、出力端子１０１から出力信号Ｙ
（Ｚ）を得る。

第２図のフィルタ演算をＤＳＰで処理する場合の演算式
は、フィルタ内部状態信号Ｗ（Ｚ）を用いて、 W(Z)＝X(Z)-b₁Z^-1W(Z)-b₂Z^-2W(Z) ・・・（５） Y(Z)＝a₀W(Z)+a₁Z^-1W(Z) ・・・（６） と表わせる。しかるに、（４）式のフィルタ係数ａ_０，
ａ_１，ｂ_１，ｂ_２には絶対値が１を越えるもの（ｂ_１）
があるため、固定小数点データ形式で演算する場合に
は、係数ｂ_１を分割して（５）式を次式（７）のように
変形し、その演算を行う。

W(Z)＝X(Z)＋(-b₁+1)Z^-1W(Z)-Z^-1W(Z) -b₂Z^-2W(Z) ・・・（７） この（７）式の処理内容を示すフィルタ構成図が第３図
である。第３図のものは、第２図のものに比較して、係
数−１を入力する入力端子１１４及び乗算器１１５が追
加されると共に、３入力加算器１１２に代えて４入力加
算器１１６が設けられているため、乗算処理と加算処理
が各々１回づつ増加し、全体として２ステップだけ処理
が増すだけである。

そこで、以下では第２図の処理内容、即ち、（５），
（６）式を浮動小数点データ形式を用いて第１図のＤＳ
Ｐで実現する動作説明を行う。

（Ｂ）第２図の処理動作 先ず、第１図のＲＯＭ１０の格納されたプログラムに基
き、アドレス制御部１１が該ＲＯＭ１０内のフィルタ係
数ａ_０，ａ_１，−ｂ_１，−ｂ_２を読出した後、アドレス
制御部２２でメモリアドレス値を決めてから、ＲＡＭ２
１の該アドレス値にそれぞれレジスタ２３を用いてフィ
ルタ係数−ｂ_１，−ｂ_２，ａ_０，ａ_１を書込む。例え
ば、第４図のメモリマップに示すように、ＲＡＭ２１の
アドレス１２８，１２９，１３０，１３１にそれぞれフ
ィルタ係数−ｂ_１，−ｂ_２，ａ_０，ａ_１を書込む。同様
に、例えばＲＡＭ２０のアドレス０，１，２は、それぞ
れ第２図における遅延回路１０６，１０７の入出力用一
時記憶領域として使用し、そのアドレス０，１，２に
（５），（６）式におけるデータ値Ｗ（Ｚ），Ｚ^−１Ｗ
（Ｚ），Ｚ^−２Ｗ（Ｚ）を書込む。

以下、第１ステップ（１）〜第９ステップ（９）の動作
を実行する。

（１）第１ステップ 入力レジスタ４０の入力データＸ（Ｚ）は、通常、固定
小数点データであるため、それが浮動小数点の正規化デ
ータとなるように、該入力データＸ（Ｚ）をレジスタ２
５へ転送し、ＲＯＭ１０のプログラムで指定する正規化
定数（スケーリング定数）をレジスタ２４に設定した
後、該レジスタ２４，２５内の２つのデータをＡＬＵ３
７で正規化浮動小数点データに変換し、それをレジスタ
３３に設定する。

（２）第２ステップ ＲＡＭ２１内のフィルタ係数−ｂ_２を読出してレジスタ
２５に設定すると共に、ＲＡＭ２０内に格納された遅延
回路１０７の出力Ｚ^−２Ｗ（Ｚ）を読出してレジスタ２
４に設定する。

（３）第３ステップ レジスタ２４，２５内のデータ−ｂ_２，Ｚ^−２Ｗ（Ｚ）
を乗算回路３０で乗算してその乗算結果−ｂ_２×Ｚ^−２
Ｗ（Ｚ）を単長レジスタ３１に設定すると共に、各ＲＡ
Ｍ２１，２０内の次のフィルタ係数−ｂ_１と遅延回路１
０６の出力Ｚ^−１Ｗ（Ｚ）とを読出してそれを各レジス
タ２５，２４に設定する。

（４）第４ステップ 次の４項目（４）（ｉ）〜（iv）の処理が並列実行され
る。

（４）（ｉ）各レジスタ２５，２４内のデータ−ｂ_１と
Ｚ^−１Ｗ（Ｚ）を乗算回路３０で乗算し、その乗算結果
−ｂ_１×Ｚ^−１Ｗ（Ｚ）を単長レジスタ３１に格納す
る。

（４）（ii）単長レジスタ３１に保持された前記乗算結
果−ｂ_２×Ｚ^−２Ｗ（Ｚ）を読出してセレクタ３５を介
してＡＬＵ３７に入力すると共に、レジスタ３３内のデ
ータＸ（Ｚ）をセレクタ３６を介して該ＡＬＵ３７に入
力し、該ＡＬＵ３７にて Ｘ（Ｚ）−ｂ_２×Ｚ^−２Ｗ（Ｚ） の減算処理を行い、その減算結果をレジスタ３３に設定
する。

（４）（iii）各ＲＡＭ２１，２０内のフィルタ係数ａ
_１と遅延回路１０６の出力Ｚ^−１Ｗ（Ｚ）とを読出して
各レジスタ２５，２４に設定する。

（４）（iv）レジスタ２４内のデータＺ^−１Ｗ（Ｚ）を
セレクタ３６を介してレジスタ２３へ転送し、ＲＡＭ２
０のアドレスが２となるようにアドレス制御部２２をプ
ログラム制御して該アドレス２に書込み処理を行う。こ
の書込み処理により、遅延回路１０７の遅延処理が行わ
れることになり、Ｚ^−２Ｗ（Ｚ）のデータ更新が実施さ
れる。

（５）第５ステップ 次の３項目（５）（ｉ）〜（iii）の処理が並列実行さ
れる。

（５）（ｉ）レジスタ３３に格納された前記データ Ｘ（Ｚ）−ｂ_２×Ｚ^−２Ｗ（Ｚ） を読出してＡＬＵ３７に入力すると共に、単長レジスタ
３１に保持された前記データ−ｂ_１×Ｚ^−１Ｗ（Ｚ）を
該ＡＬＵ３７に入力し、該ＡＬＵ３７にて（５）式の右
辺の減算処理を行い、その減算結果を内部データバス１
及びセレクタ２８を介してレジスタ２５に格納する。

（５）（ii）レジスタ２５，２４内に保持された前記デ
ータａ_１，Ｚ^−１Ｗ（Ｚ）の乗算ａ_１×Ｚ^−１Ｗ（Ｚ）
を乗算回路３０で行い、その乗算結果を単長レジスタ３
１に格納する。

（５）（iii）ＲＡＭ２１からフィルタ係数ａ_０を読出
し、レジスタ２４に設定する。

（６）第６ステップ 次の２項目（６）（ｉ），（ii）の処理が並列に実行さ
れる。

（６）（ｉ）レジスタ２５，２４に保持されたデータａ
_０，Ｗ（Ｚ）の乗算ａ_０×Ｗ（Ｚ）を乗算回路３０で行
い、その乗算結果を単長レジスタ３１に設定する。

（６）（ii）単長レジスタ３１内の前記データａ_０×Ｗ
（Ｚ）をＡＬＵ３７を通過させてレジスタ３４に設定す
る。

（７）第７ステップ 単長レジスタ３１内の前記データａ_０×Ｗ（Ｚ）を読出
してＡＬＵ３７に入力すると共に、レジスタ３４内の前
記データａ_１×Ｗ^−１Ｗ（Ｚ）を該ＡＬＵ３７に入力
し、該ＡＬＵ３７にて（６）式の右辺の加算処理を行っ
てその加算結果をレジスタ３３に設定する。

（８）第８ステップ レジスタ３３内の前記（６）式の加算結果は、浮動小数
点形データであるので、これを外部のＤ／Ａコンバータ
等で使うのに適した固定小数点データにフォーマット変
換を行うために、変換用指数部オフセット値をＲＯＭ１
０から発生させ、内部データバス１を通してレジスタ２
５に設定する。

（９）第９ステップ レジスタ３３に保持された第７ステップの演算結果と、
レジスタ２５に保持された第８ステップのデータとをＡ
ＬＵ３７に入力し、該ＡＬＵ３７にて浮動小数点データ
から固定少数点データへの変換を行い、その変換結果を
内部データバス１を通して出力レジスタ４１に設定す
る。

この第９ステップで、１回のサンプルデータに対する２
次巡回型ディジタルフィルタの演算が終了したことにな
る。以後同様に、次のサンプルデータが外部データバス
端子４３から入力レジスタ４０に入力され、該入力デー
タに対して上記の第１〜第９ステップの処理が行われ、
その処理結果が出力レジスタ４１に設定されるという動
作が繰り返して行われる。このような繰り返し動作は、
入，出力フラグ４８，４９を介して授受される外部回路
とのデータによって制御される。

（Ｃ）第１図中の他の回路動作 上記（Ｂ）で使用しなかった単長レジスタ３２の動作
は、次のようになる。乗算回路３０では、その入力デー
タの仮数部は単長であるが、その出力データの仮数部が
倍長となるため、該出力データの上位を第１の単長レジ
スタ３１に格納し、下位を第２の単長レジスタ３２に格
納する。従って、浮動小数点データでは、通常、第１の
単長レジスタ３１に乗算結果の上位仮数部と指数部を設
定して使用し、第２の単長レジスタ３２は固定小数点デ
ータで倍長演算を行う場合に使用される。

（Ｄ）本実施例の利点 前記第４ステップで説明したように、ＲＡＭ２０，２
１から２つのデータの読出し、乗算処理、ＲＡＭ２
０への書込み、及び算術論理演算処理という４項目の
同時処理が行える。そのため、ディジタル信号処理演算
の基本である乗算、加算、遅延の処理に対するハードウ
ェアの並列処理性がきわめて高い、効率的なＤＳＰを実
現できると共に、回路構成の冗長性がきわめて少ないた
め、１チップへの集積化が容易に行える。

その上、パイプラインレジスタの採用により、浮動小数
点演算の処理を１命令１００nsで実行するような構成も
可能である。そのため、例えば、８KHZサンプリングの
音声信号に対して １２５μｓ／１００ns＝１２５０ステップ の処理が各サンプリング周期毎に実施でき、リアルタイ
ムのディジタル信号処理に対する演算能力が著しく向上
する。

また、メモリ書込み用レジスタ２３、メモリ読出し用レ
ジスタ２４，２５、及びＡＬＵ３７入力側の入力データ
選択手段（セレクタ３５，３６）が設けられているの
で、ＤＳＰの各構成要素に入力されるデータが選択可能
となり、ＲＯＭ１０に格納されたプログラムによってＤ
ＳＰ内部での信号処理を変更することができる。その結
果、本実施例のＤＳＰは、各種の適応信号処理に対応可
能となり、１チップでの集積化が容易になる。

各種の適応信号処理としては、例えば次のようなものが
ある。

（ａ）第１のメモリ読出し用レジスタ２４に格納された
データと、第２のメモリ読出し用レジスタ２５に格納さ
れたデータを共に、乗算回路３０を経由することなく、
直接に、ＡＬＵ３７に入力することにより、絶対値演算
等の乗算を必要としない演算処理が可能となる。

（ｂ）ＲＡＭ２１に格納されたデータを、第１，第２の
メモリ読出し用レジスタ２４，２５にそれぞれ入力し、
その内容をそれぞれ乗算回路３０に入力することによ
り、従来であれば必要であったステップ数を削減し、容
易に２乗計算を実行することができる。

（ｃ）ＲＡＭ２０とＲＡＭ２１を直列に接続し、フィル
タ処理に利用できるメモリ容量を倍にすることもでき
る。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。

（発明の効果） 以上詳細に説明したように、第１及び第２の発明によれ
ば、メモリ書込み用レジスタ、メモリ読出し用レジス
タ、及びＡＬＵ入力側の入力データ選択手段を備えてい
るので、ＤＳＰの各構成要素に入力されるデータが選択
可能となり、第１のメモリに格納されたプログラムによ
ってＤＳＰ内部での信号処理を変更することができる。
その結果、本発明のＤＳＰは、各種の適応信号処理に対
応可能となり、１チップでの集積化が容易になる。

さらに、前記のようなメモリ書込み用レジスタ、メモリ
読出し用レジスタ、及びＡＬＵ入力側の入力データ選択
手段を有するので、データ処理の手順を最適化し、その
データ処理に要するステップ数を削減することができ
る。そして、従来であれば１クロック・サイクルにつ
き、１つの処理しかできなかったものが、該メモリ書込
み用レジスタやメモリ読出し用レジスタにデータを一時
的に蓄え、次ステップの処理に用いることにより、複数
の処理が並列して実行可能となる。その上、メモリ書込
み用レジスタ及びメモリ読出し用レジスタは、それらの
レジスタが取り扱う処理のステップ数がほぼ均一になる
ように配置されているので、メモリ、乗算回路及びＡＬ
Ｕ等の処理において、次の段階の処理（例えば、メモリ
→乗算回路、乗算回路→ＡＬＵ等）へ移行する際、並列
に処理されている次段階の処理が完了するまでの無駄な
待ち時間を削減することができる。従って、ＤＳＰの処
理速度を高速化できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すＤＳＰ（ディジタル信
号処理プロセッサ）の要部の構成ブロック図、第２図及
び第３図はフィルタ構成図、第４図は第１図のメモリマ
ップである。 １……内部データバス、１０……ＲＯＭ、１１……アド
レス制御部、２０，２１……ＲＡＭ、２２……アドレス
制御部、２３……メモリ書込み用レジスタ、２４，２５
……メモリ読出し用レジスタ、３０……乗算回路、３
１，３２……単長レジスタ、３３，３４……累算用レジ
スタ、３７……ＡＬＵ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 野村 彰 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (56)参考文献 特開 昭59−47837（ＪＰ，Ａ) 特開 昭60−182815（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】プログラムを格納する読出し用の第１のメ
   モリと、 前記第１のメモリのアドレスを制御する第１のアドレス
   制御部と、 前記プログラムにより制御されデータの書込み及び読出
   しが行える第２のメモリと、 前記第２のメモリのアドレスを制御する第２のアドレス
   制御部と、 前記第２のメモリのデータと内部データバスのデータの
   いずれか一方のデータを入力として取込み、そのデータ
   を該第２のメモリ及び該内部データバスへ出力するメモ
   リ書込み用レジスタと、 前記第２のメモリのデータと前記内部データバスのデー
   タのいずれか一方のデータを保持するメモリ読出し用レ
   ジスタと、 前記メモリ読出し用レジスタの内容を乗数及び被乗数と
   して乗算する乗算回路と、 前記乗算回路の出力データを保持する乗算レジスタと、 演算結果のデータを累算する累算用レジスタと、 前記メモリ読出し用レジスタ、前記乗算レジスタ及び前
   記累算用レジスタのうちの、前記プログラムで指定され
   た２つのレジスタの内容を入力データとして取込み、そ
   れらの入力データの算術論理演算を行う算術論理演算回
   路とを、 備えたことを特徴とするディジタル信号処理プロセッ
   サ。
2. 【請求項２】プログラムを格納する読出し用の第１のメ
   モリと、 前記第１のメモリのアドレスを制御する第１のアドレス
   制御部と、 前記プログラムにより制御されデータの書込み及び読出
   しが行える２面の第２，第３のメモリと、 前記第２，第３のメモリのアドレスを制御する第２のア
   ドレス制御部と、 前記第２，第３のメモリのデータと内部データバスのデ
   ータのいずれか一方のデータを入力として取込み、その
   データを該第２，第３のメモリ及び該内部データバスへ
   出力するメモリ書込み用レジスタと、 前記第２及び第３のメモリから読出された２つのデータ
   のうちの一方を保持する第１のメモリ読出し用レジスタ
   と、 前記第３のメモリのデータと前記内部データバスのデー
   タのいずれか一方のデータを保持する第２のメモリ読出
   し用レジスタと、 前記第１及び第２のメモリ読出し用レジスタの内容を乗
   数及び被乗数として乗算しそれを倍長データとして出力
   する乗算回路と、 前記倍長データをそれぞれ保持する第１，第２の単長レ
   ジスタと、 演算結果を表わす単長データをそれぞれ累算する第１，
   第２の累算用レジスタと、 前記第１，第２のメモリ読出し用レジスタ、前記第１，
   第２の単長レジスタ及び前記第１，第２の累算用レジス
   タのうちの、前記プログラムで指定された２つのレジス
   タの内容を入力データとして取込み、それらの入力デー
   タの算術論理演算を行う算術論理演算回路とを、 備えたことを特徴とするディジタル信号処理プロセッ
   サ。