JPH0199319A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH0199319A JPH0199319A JP62256905A JP25690587A JPH0199319A JP H0199319 A JPH0199319 A JP H0199319A JP 62256905 A JP62256905 A JP 62256905A JP 25690587 A JP25690587 A JP 25690587A JP H0199319 A JPH0199319 A JP H0199319A
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- JP
- Japan
- Prior art keywords
- pull
- power supply
- transistor
- terminal
- current
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、０・ＭＯ８１０の入力回路に関する〔従来の
技術〕 従来の０・ｕｏｓｘａの入力回路は、プルダウンする場
合、第３図に示すような回路構成になっていた。プルダ
ウン用ＮチャネルＵＯＳトランジスタ６のドＶイン電極
は入力端子１に、ソース電極は負電源端子Ｓ（以下、Ｖ
ＳＳ端子という）に、ゲート電極は正電源端子２（以下
、ＶＤＤ端子とい５）Ｋａｌｌ、Ｕされていた。
技術〕 従来の０・ｕｏｓｘａの入力回路は、プルダウンする場
合、第３図に示すような回路構成になっていた。プルダ
ウン用ＮチャネルＵＯＳトランジスタ６のドＶイン電極
は入力端子１に、ソース電極は負電源端子Ｓ（以下、Ｖ
ＳＳ端子という）に、ゲート電極は正電源端子２（以下
、ＶＤＤ端子とい５）Ｋａｌｌ、Ｕされていた。
しかし、前述の第５図に示す入力回路では、入力端子１
を’７ＤＤ端子２に接続した場合に流れるプルダウン電
流が電源電圧の上昇に伴い大幅に増加してしまい、電源
電圧の動作範囲がζＶから１６ｖ程度までの広い工０の
場合、電源電圧の値によりプルダウン電流の変動が大き
くなり入力回路としては不具合である。また使用する電
源電圧の値に応じてプルダウン電流を変更する必要があ
るという問題点を有していた。□ そこで本発明はこのような問題点を解決する゛もので、
その目的とするところは、ｏ−Ｍｏ５工Ｃの入力回路に
おいて電源電圧が２ｖから１６ｖ程度までというように
広い電源電圧範囲にわたっで変化してもプルダウン電流
が変化しないようにプルダウン電流を定電流で動作する
入力回路を提供するところにある。
を’７ＤＤ端子２に接続した場合に流れるプルダウン電
流が電源電圧の上昇に伴い大幅に増加してしまい、電源
電圧の動作範囲がζＶから１６ｖ程度までの広い工０の
場合、電源電圧の値によりプルダウン電流の変動が大き
くなり入力回路としては不具合である。また使用する電
源電圧の値に応じてプルダウン電流を変更する必要があ
るという問題点を有していた。□ そこで本発明はこのような問題点を解決する゛もので、
その目的とするところは、ｏ−Ｍｏ５工Ｃの入力回路に
おいて電源電圧が２ｖから１６ｖ程度までというように
広い電源電圧範囲にわたっで変化してもプルダウン電流
が変化しないようにプルダウン電流を定電流で動作する
入力回路を提供するところにある。
本発明の入力回路は、Ｏ−Ｍ百Ｓ構造の集積回路におい
て、ドレイン電極が入力端子に、ソース電極が電源端子
に接続され、ゲート電極には工Ｃに印加される電源電圧
に依存しない一定の基準電圧が印加されているＭＯＳ）
ランジスタを具備していることを特徴とする。
て、ドレイン電極が入力端子に、ソース電極が電源端子
に接続され、ゲート電極には工Ｃに印加される電源電圧
に依存しない一定の基準電圧が印加されているＭＯＳ）
ランジスタを具備していることを特徴とする。
本発明の上記の構成によれば、入力端子と電源端子間に
接続されているＭＯＳ）ランジスタのゲート電極とソー
ス電極間に印加される電圧が電源電圧に関係なく一定に
なりＭＯＳ）ランジスタが定電流動作をするので、プル
ダウン電流が定電流で動作することが可能となる。
接続されているＭＯＳ）ランジスタのゲート電極とソー
ス電極間に印加される電圧が電源電圧に関係なく一定に
なりＭＯＳ）ランジスタが定電流動作をするので、プル
ダウン電流が定電流で動作することが可能となる。
以下、本発明について実施例に基づいて詳細に説明する
。第１図は、本発明の具体的な一実施例であるプルダウ
ンする場合の回路図である。１は入力端子、３は７ｇｇ
端子、４はプルダウン用ＮチャネルＭ″′６Ｓトランジ
スタ、７はｉｌｌｌｌ圧電圧存しないｙｓ６電位基準の
基準電圧が与えられている信号ラインである。第４図に
、Ｖｓｓｌｌｉ位基準の基準基準発生回路例を示す。
。第１図は、本発明の具体的な一実施例であるプルダウ
ンする場合の回路図である。１は入力端子、３は７ｇｇ
端子、４はプルダウン用ＮチャネルＭ″′６Ｓトランジ
スタ、７はｉｌｌｌｌ圧電圧存しないｙｓ６電位基準の
基準電圧が与えられている信号ラインである。第４図に
、Ｖｓｓｌｌｉ位基準の基準基準発生回路例を示す。
次に第１図の回路図における動作を説明する。
入力端子１をＶＤＤ電位に接続すると信号ライン７に印
加される基準電圧を ｖｏａ ）Ｖｒａｆ −Ｖ？Ｈ ＶＯＳ、プルダウン用ＮチャネルＭ″Ｏ８）ランジスタ
４のソース・ドレイン間電圧 Ｖｒｅ’！、基準電圧 ＶＴＨ，プルダウン用ＮチャネルＭ ＯＳ ）、ランジ
スタ４のしきい値電圧 となるような電圧に設定すれば、プルダウン用Ｎチャネ
ルＭＯ８）ランジスタ４は飽和領域で動作することにな
りプルダウン電流工ＩＮは、工！、 ＝ 二り、 β
４ ” （Ｖｒｅｆ −ｖ ？Ｈ）２β４プル
ダウン用Ｎチヤネルｙｔ”６ｓトランジスタ４の電流駆
動係数 となる。従って、プルダウン電流工ＩＮ は電源電圧
に依存しない定電流動作が可能となる。
加される基準電圧を ｖｏａ ）Ｖｒａｆ −Ｖ？Ｈ ＶＯＳ、プルダウン用ＮチャネルＭ″Ｏ８）ランジスタ
４のソース・ドレイン間電圧 Ｖｒｅ’！、基準電圧 ＶＴＨ，プルダウン用ＮチャネルＭ ＯＳ ）、ランジ
スタ４のしきい値電圧 となるような電圧に設定すれば、プルダウン用Ｎチャネ
ルＭＯ８）ランジスタ４は飽和領域で動作することにな
りプルダウン電流工ＩＮは、工！、 ＝ 二り、 β
４ ” （Ｖｒｅｆ −ｖ ？Ｈ）２β４プル
ダウン用Ｎチヤネルｙｔ”６ｓトランジスタ４の電流駆
動係数 となる。従って、プルダウン電流工ＩＮ は電源電圧
に依存しない定電流動作が可能となる。
なお、上記実施例はプルダウンする場合の適用例である
が、プルアップする場合でも実施は可能である。第２図
にプルアップする場合の本発明の一実施例である回路図
を示す。第１図の実施例に対して、プルダウン用Ｎチャ
ネルＭＯ８）ランジスタ４が、プルアップ用Ｐチャネル
ＭＯ８）ランジスタになり、信号ライン８に印加される
基準電圧がｖＤＤ 電位基準の基準電圧になるが、動作
原理は全く同様である。なお、第５図にｖｌ）Ｄ 電位
基準の基準電圧発生回路例を示す。
が、プルアップする場合でも実施は可能である。第２図
にプルアップする場合の本発明の一実施例である回路図
を示す。第１図の実施例に対して、プルダウン用Ｎチャ
ネルＭＯ８）ランジスタ４が、プルアップ用Ｐチャネル
ＭＯ８）ランジスタになり、信号ライン８に印加される
基準電圧がｖＤＤ 電位基準の基準電圧になるが、動作
原理は全く同様である。なお、第５図にｖｌ）Ｄ 電位
基準の基準電圧発生回路例を示す。
以上述べたように本発明によれば、プルダウン電流また
はプルアップ電流を電源電圧に依存しない定電流回路構
成にしたので、電源電圧が２ｖから１６ｖ程度までの広
い電圧範囲にわたって変化してもプルダウン電流または
プルアップ電流が変化せず、使用する電源電圧に応じて
プルダウン用またはプルアップ用トランジスタを変更す
る必要がないなどすぐれた効果を有するものである。
はプルアップ電流を電源電圧に依存しない定電流回路構
成にしたので、電源電圧が２ｖから１６ｖ程度までの広
い電圧範囲にわたって変化してもプルダウン電流または
プルアップ電流が変化せず、使用する電源電圧に応じて
プルダウン用またはプルアップ用トランジスタを変更す
る必要がないなどすぐれた効果を有するものである。
第１図は本発明の具体的な一実施例であるプルダウンす
る場合の回路図。 第２図は本発明の他の具体的な一実施例であるプルアッ
プする場合の回路図。 第３図は従来のプルダウンする場合の回路図。 第４図はｖｓｓ １１位基準の基準電圧発生回路図第
５図はＶＤＤ １１位基準の基準電圧発生回路図１・・
・・・・・・・）人、大端子 ２・・・・・・・・・ＶＤＤ端子 ３・・・・・・・・・Ｖｓｓ端子 ４・・・・・・・・・プルダウン用ＮチャネルＭＯ８）
ランジスタ ５・・・・・・・・・プルアップ用ＰチャネルＭＯ８Ｆ
ランジスタ ロ・・・・・・・・・ｙｇｓ電位基準の基準電圧が印加
される信号ライン ７・・・・・・・・・７ＤＤ電位基準の基準電圧が印加
される信号ライン ８・・・・・・・・・デプレシｌン型ＰチャネルＭＯ８
）ジンジスタ ９・・・・・・・・・エンハンスメント型ＰチャネルＭ
ＯＳトランジスタ 以上 第１図 ≦２ １多 第２図 第３図 第４１ 〈
る場合の回路図。 第２図は本発明の他の具体的な一実施例であるプルアッ
プする場合の回路図。 第３図は従来のプルダウンする場合の回路図。 第４図はｖｓｓ １１位基準の基準電圧発生回路図第
５図はＶＤＤ １１位基準の基準電圧発生回路図１・・
・・・・・・・）人、大端子 ２・・・・・・・・・ＶＤＤ端子 ３・・・・・・・・・Ｖｓｓ端子 ４・・・・・・・・・プルダウン用ＮチャネルＭＯ８）
ランジスタ ５・・・・・・・・・プルアップ用ＰチャネルＭＯ８Ｆ
ランジスタ ロ・・・・・・・・・ｙｇｓ電位基準の基準電圧が印加
される信号ライン ７・・・・・・・・・７ＤＤ電位基準の基準電圧が印加
される信号ライン ８・・・・・・・・・デプレシｌン型ＰチャネルＭＯ８
）ジンジスタ ９・・・・・・・・・エンハンスメント型ＰチャネルＭ
ＯＳトランジスタ 以上 第１図 ≦２ １多 第２図 第３図 第４１ 〈
Claims (1)
- Ｃ・Ｍ＠Ｏ＠Ｓ構造の集積回路において、ドレイン電極
が入力端子に、ソース電極が電源端子に接続され、ゲー
ト電極にはＩＣに印加される電源電圧に依存しない一定
の基準電圧が印加されているＭ＠Ｏ＠Ｓトランジスタを
具備していることを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62256905A JPH0199319A (ja) | 1987-10-12 | 1987-10-12 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62256905A JPH0199319A (ja) | 1987-10-12 | 1987-10-12 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0199319A true JPH0199319A (ja) | 1989-04-18 |
Family
ID=17299017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62256905A Pending JPH0199319A (ja) | 1987-10-12 | 1987-10-12 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0199319A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06152352A (ja) * | 1992-11-09 | 1994-05-31 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1987
- 1987-10-12 JP JP62256905A patent/JPH0199319A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06152352A (ja) * | 1992-11-09 | 1994-05-31 | Mitsubishi Electric Corp | 半導体集積回路 |
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