JPS6162230A - インタ−フエ−ス回路 - Google Patents
インタ−フエ−ス回路Info
- Publication number
- JPS6162230A JPS6162230A JP59184972A JP18497284A JPS6162230A JP S6162230 A JPS6162230 A JP S6162230A JP 59184972 A JP59184972 A JP 59184972A JP 18497284 A JP18497284 A JP 18497284A JP S6162230 A JPS6162230 A JP S6162230A
- Authority
- JP
- Japan
- Prior art keywords
- mos
- transistor
- terminal
- interface circuit
- power supply
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、インターフェース回路に関するものである。
従来、インターフェース回路として第２図のようなもの
があった。４，５および８はＰチャンネルＭＯＳトラン
ジスタ、（以下Ｐ−ＭＯＳトランジスタとする。）６，
７．９はＮチャンネルＭＯＳトランジスタ、（以下Ｎ−
ＭＯＳトランジスタとする。）１がアドレス入力端子、
５が出力端子であり、ＭＯＳ）ランジスタ４，５，６．
７で、また８、９でそれぞれインノく一ターを形成して
ｌ、ｚる。いま入力端子１に０−ＭＯＳレベルで１Ｈ”
入力が加わるとＰ−ＭＯＳ）ランジスタ５がオフ、Ｎ−
ＭＯＳ）ランジスタロがオ゛ンとなり、また入力端子１
にＣ−ＭＯＳレベルで“Ｌ”入力が加わるとＰ−ＭＯＳ
）ランジスタ５がオン、Ｎ−ＭＯＳ）ランジスタロがオ
フとなる。従っていずれの場合も高電位電源端子からＰ
−ＭＯＳ）ランジスフ４を通して流れる電流はほとんど
零である。
があった。４，５および８はＰチャンネルＭＯＳトラン
ジスタ、（以下Ｐ−ＭＯＳトランジスタとする。）６，
７．９はＮチャンネルＭＯＳトランジスタ、（以下Ｎ−
ＭＯＳトランジスタとする。）１がアドレス入力端子、
５が出力端子であり、ＭＯＳ）ランジスタ４，５，６．
７で、また８、９でそれぞれインノく一ターを形成して
ｌ、ｚる。いま入力端子１に０−ＭＯＳレベルで１Ｈ”
入力が加わるとＰ−ＭＯＳ）ランジスタ５がオフ、Ｎ−
ＭＯＳ）ランジスタロがオ゛ンとなり、また入力端子１
にＣ−ＭＯＳレベルで“Ｌ”入力が加わるとＰ−ＭＯＳ
）ランジスタ５がオン、Ｎ−ＭＯＳ）ランジスタロがオ
フとなる。従っていずれの場合も高電位電源端子からＰ
−ＭＯＳ）ランジスフ４を通して流れる電流はほとんど
零である。
しかし、この回路において入力にＴＴＬレベルの信号た
とえば’１（”レベル２．２Ｖ、Ｌ”レベル０．５Ｖを
加えると、ｕＨ”レベルの場合Ｐ−ＭＯＳ）ランジスタ
５が完全にオフとならず、また”Ｌ”レベルの場合Ｎ−
ＭＯＳ）ランジスタロが完全にオフとならないため、高
電位電源端子→Ｐ−ＭＯＳ）ランジスタ４→Ｐ−ＭＯＳ
トランジスタ５→Ｎ−ＭＯ５）ランジスタロ→接地端子
を経路とする貫通電流が流れてしまう。このためインタ
ーフェース回路の消費電力が増加してしまう問題があっ
た。そこで本発明は、この問題を解決するもので、その
目的とするところはインターフェース回路の消費電力を
減少せしめることにある。
とえば’１（”レベル２．２Ｖ、Ｌ”レベル０．５Ｖを
加えると、ｕＨ”レベルの場合Ｐ−ＭＯＳ）ランジスタ
５が完全にオフとならず、また”Ｌ”レベルの場合Ｎ−
ＭＯＳ）ランジスタロが完全にオフとならないため、高
電位電源端子→Ｐ−ＭＯＳ）ランジスタ４→Ｐ−ＭＯＳ
トランジスタ５→Ｎ−ＭＯ５）ランジスタロ→接地端子
を経路とする貫通電流が流れてしまう。このためインタ
ーフェース回路の消費電力が増加してしまう問題があっ
た。そこで本発明は、この問題を解決するもので、その
目的とするところはインターフェース回路の消費電力を
減少せしめることにある。
上記問題点を解決するため々」本発明は第１図（ｃＬ）
、（ｂ）においてＰ−ＭＯＳ）ランジスタ４と高電位電
源端子との間に第１図（α）においてはＰ−ＭＯＳ）ラ
ンジスタ１０による、第１図（ｂ）においてはＮ−ＭＯ
Ｓ）ランジスタ１２による定電圧発生手段を設け、また
Ｐ−ＭＯＳトランジスタ１１による電圧上昇手段を設け
たことを特徴とする。
、（ｂ）においてＰ−ＭＯＳ）ランジスタ４と高電位電
源端子との間に第１図（α）においてはＰ−ＭＯＳ）ラ
ンジスタ１０による、第１図（ｂ）においてはＮ−ＭＯ
Ｓ）ランジスタ１２による定電圧発生手段を設け、また
Ｐ−ＭＯＳトランジスタ１１による電圧上昇手段を設け
たことを特徴とする。
本発明の上記の構成によればＰ−ＭＯＳ）ランジスタ４
のソースの電位がＶＤＤ−Ｖｔｈとなるためｌ’−ＭＯ
Ｓ）ランジスタ４を流れる貫通電流力（Ｖ Ｄ Ｄ
Ｖ ｔ ｈ ） ”／ＶＤ ０２１７Ｃ減少すル。ただ
しＶＤＤは電源電位、ｖｔｈはＰ−ＭＯＳ）ランジスタ
１０あるいはＮ−ＭＯＳ）ランジスタ１２のしきい値電
位である。
のソースの電位がＶＤＤ−Ｖｔｈとなるためｌ’−ＭＯ
Ｓ）ランジスタ４を流れる貫通電流力（Ｖ Ｄ Ｄ
Ｖ ｔ ｈ ） ”／ＶＤ ０２１７Ｃ減少すル。ただ
しＶＤＤは電源電位、ｖｔｈはＰ−ＭＯＳ）ランジスタ
１０あるいはＮ−ＭＯＳ）ランジスタ１２のしきい値電
位である。
本発明の実施例を第１図（α）、（ｂ）に示す。第１図
（α）、（Ａ）において第２図と同一符号は同一部分を
示す。第１図（α）においてＰ−を５ ＭＯＳ）ランジスタ１０のソースは高電位電源端子に接
続され、ゲートはドレインと接続されており、またＰ−
ＭＯＳトランジスタ４のソースに接続されている。第１
図＜ｂ＞においてＮ−ＭＯＳトランジスタ１２のゲート
はドレインに接続されており、また高電位電源端子に接
続されている。
（α）、（Ａ）において第２図と同一符号は同一部分を
示す。第１図（α）においてＰ−を５ ＭＯＳ）ランジスタ１０のソースは高電位電源端子に接
続され、ゲートはドレインと接続されており、またＰ−
ＭＯＳトランジスタ４のソースに接続されている。第１
図＜ｂ＞においてＮ−ＭＯＳトランジスタ１２のゲート
はドレインに接続されており、また高電位電源端子に接
続されている。
ソースはＰ−ＭＯＳ）ランジスタ４のソースに接続され
ている。Ｐ−ＭＯＳ）ランジスタ１１のソースは高電位
電源端子に接続遣れ、ゲートは出力端子５に接続され、
ドレインは端子２に接続されている。他は第２図と同じ
構成もある。次ＩＣ第１図（α）、Ｃｂ）に示す回路の
動作を説明する。
ている。Ｐ−ＭＯＳ）ランジスタ１１のソースは高電位
電源端子に接続遣れ、ゲートは出力端子５に接続され、
ドレインは端子２に接続されている。他は第２図と同じ
構成もある。次ＩＣ第１図（α）、Ｃｂ）に示す回路の
動作を説明する。
１’−ＭＯＳ）ランジスタ１０あるいはＮ−ＭＯＳトラ
ンジスタ１２のゲートとドレインは短絡されているので
１このトランジスタのソースとドレイン間はｖｔｈなる
定電圧源とＣて動作する。従ってＰ−ＭＯＳ）ランジス
タ４のソースの電位はＶＤＤ−Ｖｔｈとなり貫通電流は
ｙｔｏｓト７ンジスｐ １ｏ カナイ場合ｖｃ比へ（ｖ
Ｄ Ｄ−ｖｔｈ ）”／ＶＤＤ”となる。また第１図
（α）、Ｃｂ）においてＰ−ＭＯＳトランジスタ１１が
ない場合、入力にＴＴＬレベルで１１ Ｌ”が加わると
、端子２における電位はＶｏｏ−Ｖｔｈ なる電位をＰ
−ＭＯＳ）ランジスタ５．！−Ｎ−ＭＯＳ）ラン・ψス
フにの牙ン悟佑フ分割した電位にしかならない。この影
響を除くためＰ−ＭＯＳ）ランジスタ１１を付加する。
ンジスタ１２のゲートとドレインは短絡されているので
１このトランジスタのソースとドレイン間はｖｔｈなる
定電圧源とＣて動作する。従ってＰ−ＭＯＳ）ランジス
タ４のソースの電位はＶＤＤ−Ｖｔｈとなり貫通電流は
ｙｔｏｓト７ンジスｐ １ｏ カナイ場合ｖｃ比へ（ｖ
Ｄ Ｄ−ｖｔｈ ）”／ＶＤＤ”となる。また第１図
（α）、Ｃｂ）においてＰ−ＭＯＳトランジスタ１１が
ない場合、入力にＴＴＬレベルで１１ Ｌ”が加わると
、端子２における電位はＶｏｏ−Ｖｔｈ なる電位をＰ
−ＭＯＳ）ランジスタ５．！−Ｎ−ＭＯＳ）ラン・ψス
フにの牙ン悟佑フ分割した電位にしかならない。この影
響を除くためＰ−ＭＯＳ）ランジスタ１１を付加する。
この場合、端子１にＴＴＬレベルでＬ Ｌ”が加わると
端子５は０−ＭＯＳレベルで′Ｌ＃となりＰ−ＭＯＳ）
ランジスタ１１がオンとなり、端子２の電位はＶＤＤに
上昇することになる。
端子５は０−ＭＯＳレベルで′Ｌ＃となりＰ−ＭＯＳ）
ランジスタ１１がオンとなり、端子２の電位はＶＤＤに
上昇することになる。
本発明によればＭＯＳ）ランジスタを２個追加するとい
う簡略な構成で性能を落とすことなく、インターフェー
ス回路の消費電力を減少せしめることができる。
う簡略な構成で性能を落とすことなく、インターフェー
ス回路の消費電力を減少せしめることができる。
第１図（α）ｌ（Ａ）は本発明によるインターフェース
回路の一実施例を示す回路図、第２図は従来のインター
フェース回路の一実施例を示す回路図である。 図中、４，５，８，１０．１１はＰ−ＭＯＳ）ランジス
タ、６，７，９．１２はＮ−ＭＯＳ）ランジスタである
。またＯＢはチップイネーブル端子である。 以 上
回路の一実施例を示す回路図、第２図は従来のインター
フェース回路の一実施例を示す回路図である。 図中、４，５，８，１０．１１はＰ−ＭＯＳ）ランジス
タ、６，７，９．１２はＮ−ＭＯＳ）ランジスタである
。またＯＢはチップイネーブル端子である。 以 上
Claims (1)
- （１）Ｃ−ＭＯＳで構成されたインターフェース部と、
その出力端子をＣ−ＭＯＳで構成されたインバーターに
接続したインターフェース回路において、ソース電極を
高電位電源端子に接続し、ゲート電極とドレイン電極を
前記インターフェース部の高電位電源端子に接続した定
電圧発生手段としての第１のＰチャンネルＭＯＳトラン
ジスタと、ゲート電極を前記インバーターの出力端子に
接続し、ドレイン電極を前記インバーターの入力端子に
接続し、ソース電極を高電位電源端子に接続した第２の
ＰチャンネルＭＯＳトランジスタを持つことを特徴とす
るインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184972A JPS6162230A (ja) | 1984-09-04 | 1984-09-04 | インタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184972A JPS6162230A (ja) | 1984-09-04 | 1984-09-04 | インタ−フエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6162230A true JPS6162230A (ja) | 1986-03-31 |
Family
ID=16162568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59184972A Pending JPS6162230A (ja) | 1984-09-04 | 1984-09-04 | インタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6162230A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147419A (ja) * | 1989-10-26 | 1991-06-24 | Samsung Electron Co Ltd | レベル変換器 |
| WO1998036495A1 (de) * | 1997-02-17 | 1998-08-20 | Siemens Aktiengesellschaft | Integrierte buffer-schaltung |
-
1984
- 1984-09-04 JP JP59184972A patent/JPS6162230A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147419A (ja) * | 1989-10-26 | 1991-06-24 | Samsung Electron Co Ltd | レベル変換器 |
| WO1998036495A1 (de) * | 1997-02-17 | 1998-08-20 | Siemens Aktiengesellschaft | Integrierte buffer-schaltung |
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