JPH0199318A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH0199318A JPH0199318A JP62256902A JP25690287A JPH0199318A JP H0199318 A JPH0199318 A JP H0199318A JP 62256902 A JP62256902 A JP 62256902A JP 25690287 A JP25690287 A JP 25690287A JP H0199318 A JPH0199318 A JP H0199318A
- Authority
- JP
- Japan
- Prior art keywords
- pull
- current
- terminal
- input terminal
- power supply
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ｃ−ｕｏｓＩＣの入力回路に関する〔従来の
技術〕 従来のＣ・ＭＯ３工Ｃの入力回路は、プルダウンする場
合、第３図に示すような回路構成になりていた。プルダ
ウン用ＮチャネルＭＯ８）ランジスタロのドレイン電極
は入力端子１に、ソース電極は負電源端子３（以下、ｙ
ｓｓ 端子とい５）Ｋ、ゲート電極は正電源端子２（
以下、ＶＤＤ 端子という）Ｋ接続されていた。
技術〕 従来のＣ・ＭＯ３工Ｃの入力回路は、プルダウンする場
合、第３図に示すような回路構成になりていた。プルダ
ウン用ＮチャネルＭＯ８）ランジスタロのドレイン電極
は入力端子１に、ソース電極は負電源端子３（以下、ｙ
ｓｓ 端子とい５）Ｋ、ゲート電極は正電源端子２（
以下、ＶＤＤ 端子という）Ｋ接続されていた。
しかし、前述の第３図に示す入力回路では、入力端子１
をＶＤＤ端子２に接続した場合に流れるプルダウン電流
が電源電圧の上昇に伴い大幅に増加してしまい、電源電
圧の動作範囲が２ｖから１６Ｖ程度までの広い工ａの場
合、１４？ＩｔＡ電圧の値によりプルダウン電流の変動
が大きくなり入力回路としては不具合である。また使用
する電源電圧の値に応じてプルダウン電流を変更する必
要があるという問題点を有していた。
をＶＤＤ端子２に接続した場合に流れるプルダウン電流
が電源電圧の上昇に伴い大幅に増加してしまい、電源電
圧の動作範囲が２ｖから１６Ｖ程度までの広い工ａの場
合、１４？ＩｔＡ電圧の値によりプルダウン電流の変動
が大きくなり入力回路としては不具合である。また使用
する電源電圧の値に応じてプルダウン電流を変更する必
要があるという問題点を有していた。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところはＣ′・ＭＯ８工Ｃの入力回路にお
いて電源電圧が２ｖから１６ｖ程度までというように広
い電源電圧範囲にわたって変化してもプルダウン電流が
変化しないようにプルダウン電流を定電流で動作する入
力回路を提供するところにある。
の目的とするところはＣ′・ＭＯ８工Ｃの入力回路にお
いて電源電圧が２ｖから１６ｖ程度までというように広
い電源電圧範囲にわたって変化してもプルダウン電流が
変化しないようにプルダウン電流を定電流で動作する入
力回路を提供するところにある。
本発明の入力回路は、Ｏ−Ｍ百Ｓ構造の集積回路におい
て、ドレイン電極が入力端子に、ゲート電極とソース電
極が電源端子に接続されているデプレション型ＭＯＳト
ランジスタを具備していることを特徴とする。
て、ドレイン電極が入力端子に、ゲート電極とソース電
極が電源端子に接続されているデプレション型ＭＯＳト
ランジスタを具備していることを特徴とする。
本発明の上記の構成によれば、入力端子と電源端子間に
接続されているＭＯＳ）ランジスタのゲート電極とソー
ス電極間に印加される電圧が電源電圧に関係なく一定に
なりＭＯＳ）ランジスタが定電流動作をするので、プル
ダウン電流が定電流で動作することが可能となる。
接続されているＭＯＳ）ランジスタのゲート電極とソー
ス電極間に印加される電圧が電源電圧に関係なく一定に
なりＭＯＳ）ランジスタが定電流動作をするので、プル
ダウン電流が定電流で動作することが可能となる。
以下、本発明について実施例に基づいて詳細に説明する
。第１図は、本発明の具体的な一実施例であるプルダウ
ンする場合の回路図である。１は入力端子、３はＷａｓ
端子、４はドレイン電極が入力端子に、ソース電極とゲ
ート電極がｙｓｓ端子に接続されているデプレション型
ＮチャネルＭ互Ｓトランジスタである。
。第１図は、本発明の具体的な一実施例であるプルダウ
ンする場合の回路図である。１は入力端子、３はＷａｓ
端子、４はドレイン電極が入力端子に、ソース電極とゲ
ート電極がｙｓｓ端子に接続されているデプレション型
ＮチャネルＭ互Ｓトランジスタである。
次に第１図の回路図における動作を説明する。
入力端子１をＶＤＤＩＥ位に接続すると、デプレシ＼
１ン型ＮチャネルＭＯＳトランジスタ４はゲート・ソー
ス間電圧がＯｖであり飽和領域で動作するので、デプレ
ション型ＮチャネルＭＯ８）ランジスタ４を流れる電流
、即ちプルダウン電流エエＮは工！、＝１・β４ ’
（０−■ｒ ｏ ） ” ＝２ ・ β４ ”
ＶＴ Ｄ”β４ ：デプレション型ＮチャネルＭＯ８）
ランジスタ４の電流駆動係数 ＶＴＤ：デプレション型ＮチャネルＭＯＳトランジスタ
４のしきい値電圧（ＶＴＤく０）となる。たとえば、β
、 ＝ ２ Ｘ １０ （／ｖｚ ） 。
ス間電圧がＯｖであり飽和領域で動作するので、デプレ
ション型ＮチャネルＭＯ８）ランジスタ４を流れる電流
、即ちプルダウン電流エエＮは工！、＝１・β４ ’
（０−■ｒ ｏ ） ” ＝２ ・ β４ ”
ＶＴ Ｄ”β４ ：デプレション型ＮチャネルＭＯ８）
ランジスタ４の電流駆動係数 ＶＴＤ：デプレション型ＮチャネルＭＯＳトランジスタ
４のしきい値電圧（ＶＴＤく０）となる。たとえば、β
、 ＝ ２ Ｘ １０ （／ｖｚ ） 。
ｖＴＤ＝−０，ｓｖ とすれば、工ＩＮ＝９０ｎＡと
なる。
なる。
従って、プルダウン電流工！Ｎ は電源電圧に依存しな
い定電流動作が可能となる。
い定電流動作が可能となる。
なお上記実施例はプルダウンする場合の適用例であるが
、プルアップする場合でも実施は可能である。第２図に
プルアップする場合の本発明の一実施例である回路図を
示す。第１図の実施例に対して、デプレション型Ｎチャ
ネルＭＯｆ９）ランジスタ４がデプレション型Ｎチャネ
ルＭＯ８）ランジスタ５になっているが、動作原理は全
く同様である。
、プルアップする場合でも実施は可能である。第２図に
プルアップする場合の本発明の一実施例である回路図を
示す。第１図の実施例に対して、デプレション型Ｎチャ
ネルＭＯｆ９）ランジスタ４がデプレション型Ｎチャネ
ルＭＯ８）ランジスタ５になっているが、動作原理は全
く同様である。
以上述べたように本発明によれば、プルダウン電流また
はプルアップ電流を電源電圧に依存しない定電流回路構
成にしたので、電源電圧が２ｖから１６ｖ程度までの広
い電圧範囲にわたりて変化してもプルダウン電流または
プルアップ電流が変化せず、使用する電源電圧に応じて
プルダウン用またはプルアップ用トランジスタを変更す
る必要がないなどすぐれた効果を有するものである。
はプルアップ電流を電源電圧に依存しない定電流回路構
成にしたので、電源電圧が２ｖから１６ｖ程度までの広
い電圧範囲にわたりて変化してもプルダウン電流または
プルアップ電流が変化せず、使用する電源電圧に応じて
プルダウン用またはプルアップ用トランジスタを変更す
る必要がないなどすぐれた効果を有するものである。
第１図は本発明の具体的な一実施例であるプルダウンす
る場合の回路図。 第２図は本発明の他の具体的な一実施例であるプルアッ
プする場合の回路図。 第３図は従来のプルダウンする場合の回路図。 １・・・・・・・・・入力端子 ２・・・・・・・・・ＶＤＤ端子 ３・・・・・・・・・ＶＳＳ端子 ４・・・・・・・・・プルダウン用デプレシ曹ン型Ｎチ
ャネルＭＯＳ ）９ンジスタ ５・・・・・・・・・プルアップ用デプレシ箇ン型Ｐチ
ャネルＭＯ３）９ンジスタ ６・・・・・・・・・プルダウン用エンハンスメントｉ
ＮチャネルＭＯＳトランジスタ 第１図 第２図 第３図
る場合の回路図。 第２図は本発明の他の具体的な一実施例であるプルアッ
プする場合の回路図。 第３図は従来のプルダウンする場合の回路図。 １・・・・・・・・・入力端子 ２・・・・・・・・・ＶＤＤ端子 ３・・・・・・・・・ＶＳＳ端子 ４・・・・・・・・・プルダウン用デプレシ曹ン型Ｎチ
ャネルＭＯＳ ）９ンジスタ ５・・・・・・・・・プルアップ用デプレシ箇ン型Ｐチ
ャネルＭＯ３）９ンジスタ ６・・・・・・・・・プルダウン用エンハンスメントｉ
ＮチャネルＭＯＳトランジスタ 第１図 第２図 第３図
Claims (1)
- Ｃ・Ｍ＠Ｏ＠Ｓ構造の集積回路において、ドレイン電極
が入力端子に、ゲート電極とソース電極が電源端子に接
続されているデプレション型Ｍ＠Ｏ＠Ｓトランジスタを
具備していることを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62256902A JPH0199318A (ja) | 1987-10-12 | 1987-10-12 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62256902A JPH0199318A (ja) | 1987-10-12 | 1987-10-12 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0199318A true JPH0199318A (ja) | 1989-04-18 |
Family
ID=17298978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62256902A Pending JPH0199318A (ja) | 1987-10-12 | 1987-10-12 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0199318A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613524A (ja) * | 1984-06-16 | 1986-01-09 | Shoichi Tanaka | 半導体集積論理回路 |
| JPS61289724A (ja) * | 1985-06-18 | 1986-12-19 | Matsushita Electric Ind Co Ltd | インタ−フエ−ス回路 |
-
1987
- 1987-10-12 JP JP62256902A patent/JPH0199318A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613524A (ja) * | 1984-06-16 | 1986-01-09 | Shoichi Tanaka | 半導体集積論理回路 |
| JPS61289724A (ja) * | 1985-06-18 | 1986-12-19 | Matsushita Electric Ind Co Ltd | インタ−フエ−ス回路 |
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