JPH0199321A - 多段カウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 入力信号を複数段に落とすための多段カウンタ回路に関
し、 部品点数や実装スペースを桁数に比例して増やすことな
く、簡易な構成の多段カウンタ回路を実現することを目
的とし、 複数のｎ進カウンタを直列に接続して計数を行う計数手
段と、計数手段からの出力を加えると共に、その内部を
経由して加わる２つの入力の組合わせにより現在の状態
から次の状態へ遷移した状態を入力に応じて順次出力す
る順序手段と、順序手段からの出力状態と計数手段から
の出力とを時分割処理し、処理結果からキャリーアウト
判定をする時分割処理手段とを具備し、所定桁の計数を
行う場合、その下位桁を計数手段で、上位桁を順序手段
で計数し、その計数結果を時分割処理手段を介してキャ
リーアウト判定をするように構成する。

〔産業上の利用分野〕

本発明は、入力信号を複数段に落とすための多段カウン
タ回路に関する。

例えば、ディジタルデータ伝送系にあってデータ転送時
に使用する同期信号を作成する場合、所定速度のマスク
信号からカウンタ回路等を用いて所定速度まで落として
使用する。

この時のカウンタ回路等は一般に部品コストが低く、し
かも実装スペースもより小さなもので構成することが要
求される。

〔従来の技術〕

第４図は従来例を説明するブロック図を示す。

この第４図はＮ″桁の多段カウンタ回路２の従来例を示
す図であり、これはＮ進カウンタ１（１）〜１（ｍ）（
但し、Ｎ＝２．３．　　・・・）をｍ段直列に接続して
構成されている。

上記例では、Ｎ進カウンタ１（１）〜１　（ｍ）の段数
・はカウントする桁数を示し、例えば３桁のカウンタの
場合は３段のＮ進カウンタ１（１）〜１（３）を直列に
接続することになる。

尚、１段目のＮ進カウンタ１（１）の入力は入力信号■
であり、最終段目のＮ進カウンタ１（ｍ）はｍ桁のカウ
ント出力を示すキャリーアウトＣＯ■となる。

即ち、入力信号■をＮ進カウンタ１（１）〜１（ｍ）で
順次落として行き、ｍ段落として目標の値になった時、
キャリーアウトＣＯ■を出力する。

〔発明が解決しようとする問題点〕

上述の従来例ではＮ進カウンタ１（１）〜１　（ｍ）を
直列に接続することにより多段カウンタ回路２を実現さ
せているため、この場合カウントする桁数により直列に
接続するカウンタの個数が増えることになる。

そのため、実装スペースが太き（なると共に、使用する
部品点数が多くなりコストアップ要因となる等の問題点
がある。

本発明は、部品点数や実装スペースを桁数に比例して増
やすことなく、簡易な構成の多段カウンタ回路を実現す
ることを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図は、第４図で説明
したのと同様な機能を有する多段カウンタ回路２ａを示
し、図中の１０は複数のＮ進カウンタを直列に接続して
計数を行う計数手段であり、２０は計数手段１０からの
出力を加えると共に、その内部を経由して加わる２つの
入力の組合わせにより現在の状態から次の状態へ遷移し
た状態を入力に応じて順次出力する順序手段であり、３
０は順序手段２０からの出力状態と計数手段１０からの
出力とを時分割処理し、処理結果によりキャリーアウト
■判定をする時分割処理手段であり、これらを具備して
多段カウンタ回路２ａを構成することにより、本問題点
を解決するための手段とする。

〔作　用〕

本発明の多段カウンタ回路２ａで複数桁をカウントする
場合、速度の早い下位桁をＮ進カウンタを直列に接続し
た計数手段１０で計数し、上位桁を順序手段２０で計数
してそれらを時分割処理手段３０で時分割処理し、その
処理結果によりキャリーアウト判定をするように構成す
ることより、Ｎ進カウンタの直列接続数の削減が可能と
なる。

〔実施例〕

以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例におけるタイムチャートを説明する図を
それぞれ示す、尚、全図を通じて同一符号は同一対象物
を示す。

第２図に示す本実施例はＮ”段の多段カウンタ回路を示
しその構成は、第１図で説明した計数部　−段１０とし
て第４図で説明したのと同一のｉ個のＮ進カウンタ１（
１）〜１（ｉ）からなる計数部１０ａ、順序手段２０と
してＮ’〜Ｎ″桁のＦＩＦＯ回路（最、初に発生したも
の、或いは到着したものを最初に取り出す回路）　２１
と、２つの入力を加算する加算回路２２と、カウントア
ツプ及び桁上げを行うフリップフロップ回路（以下Ｆ、
Ｆ回路と称する）２３とからなる順序部２０ａ、 時分割処理手段３０としてシフトレジスタ３１と論理積
回路３２からなる時分割処理部３０ａから構成した例で
ある。

ＦＩＦＯ回路２１は例えば複数段のＦ、Ｆ回路から構成
され、この１段、１段がＮ進カウンタに相当し、本実施
例ではＮ’−Ｎ’″桁に相当する段数を有する。

又、入力信号■を計数するｍ桁の中、１〜ｉ桁の下位桁
はＮ進カウンタ１（１）〜１（ｉ）を直列に接続したち
のく第４図で説明したものと同一の機能を有する）で計
数する。この計数状況を第３図（１）に示す。

ＦＩＦＯ回路２１はＮ進カウンタ１（１）〜１（ｉ）か
らの１桁の計数値を１つ入力するに伴い１つ出力し、こ
れを１桁ずつ加算器２２で加算し、次の加算をする時点
にはＦ、Ｆ回路２３にて桁上げ処理して１桁から順次ｍ
桁までの上位桁の計数を行う。

この計数状況を第３図（２）に示し、′ｆ、３図（３）
は時分割処理部３０ａにて下位桁と上位桁にて最終的な
計数値を求める状況を示し、ｍ桁に達した時はキャリー
アウトＣＯ■を出力する。

即ち、シフトレジスタ３１にて順序部２０ａにおける計
数結果を順次シフト処理し、計数部１０ａの各段のＮ進
カウンタ１（１）〜１（ｉ）の出力とシフトレジスタ３
１の各段における出力Ｑｉ＝（１ｍとの論理積をとり、
その論理積結果が出力■としてｍ桁の計数値がキャリー
アウトされる。

尚、計数部１０ａのＮ進カウンタの段数は計数する桁数
により決定される。又、ＦＩＦＯ回路２１のかわりメモ
リ回路を使用しても同様の効果を得ることが可能である
。

上述のように回路構成することにより、直列に接続する
Ｎ進カウンタ数を大幅に削減することが可能となる。

〔発明の効果〕

以上のような本発明によれば、直列に接続するＮ進カウ
ンタ数を大幅に削減することにより、部品コストを低減
し、しかも実装スペースもより小さい多段カウンタ回路
を提供することが出来ると言う効果がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明するプロ・ツク図、第２図
は本発明の詳細な説明するブロック図、第３図は本発明
の実施例におけるタイムチャートを説明する図、 第４図は従来例を説明するプロ・ツク図、をそれぞれ示
す。 図において、 １（１）〜１（ｉ）〜１（１）はＮ進カウンタ、２．２
ａは多段カウンタ回路、 １０は計数手段、　　　　１０ａは計数部、２０は順序
手段、　　　　２０ａは順序部、２１はＦＩＦＯ回路、
　　　　　２２は加算回路、２３はＦ、Ｆ回路、　　　
　３０は時分割処理手段、３０ａは時分割処理部、　３
１はシフトレジスタ、３２は論理積回路、 をそれぞれ示す。 不合明の原理１駁明マるブｒＪ　７．７　ＩＩ第　１１
羽

Claims (1)

1. 【特許請求の範囲】 複数のｎ進カウンタを直列に接続して計数を行う計数手
   段（１０）と、 前記計数手段（１０）からの出力を加えると共に、その
   内部を経由して加わる２つの入力の組合わせにより現在
   の状態から次の状態へ遷移した状態を入力に応じて順次
   出力する順序手段（２０）と、前記順序手段（２０）か
   らの出力状態と前記計数手段（１０）からの出力とを時
   分割処理し、処理結果からキャリーアウト判定をする時
   分割処理手段（３０）とを具備し、 所定桁の計数を行う場合、その下位桁を前記計数手段（
   １０）で、上位桁を前記順序手段（２０）で計数し、そ
   の計数結果を前記時分割処理手段（３０）を介してキャ
   リーアウト判定をすることを特徴とする多段カウンタ回
   路。