JPH03188523A - 乗算回路 - Google Patents
乗算回路Info
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- JPH03188523A JPH03188523A JP1327892A JP32789289A JPH03188523A JP H03188523 A JPH03188523 A JP H03188523A JP 1327892 A JP1327892 A JP 1327892A JP 32789289 A JP32789289 A JP 32789289A JP H03188523 A JPH03188523 A JP H03188523A
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- Japan
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- multiplication
- circuit
- serial
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、２の補数のデジタル・データと絶対値表現の
デジタル・データとの乗算回路に関するものである。
デジタル・データとの乗算回路に関するものである。
従来の技術
近年、デジタル処理はさまざまな分野で使用されており
、特に汎用デジタル・シグナル・プロセッサー（ＤＳＰ
）や、デジタル・フィルターの技術においては、乗算機
能が多用されるようになってきた。
、特に汎用デジタル・シグナル・プロセッサー（ＤＳＰ
）や、デジタル・フィルターの技術においては、乗算機
能が多用されるようになってきた。
従来、これらの乗算機能はパラレル乗算回路として実現
されることが多い。
されることが多い。
以下に、従来の乗算回路について説明する。
第５図は、従来の乗算回路の回路図であり、５１〜５９
は入力データ（ＸＯ” Ｘ２・・・・・・２の補数表現
）と係数データ（ｙｏ”ｙ２・・・・・・絶対値表現）
との積をつくるための論理積（ＡＮＤ）ゲート、６０〜
６２は、係数データを反転させるためのインバータ、６
３〜７４は各種を加算するためのフルアダーである。
は入力データ（ＸＯ” Ｘ２・・・・・・２の補数表現
）と係数データ（ｙｏ”ｙ２・・・・・・絶対値表現）
との積をつくるための論理積（ＡＮＤ）ゲート、６０〜
６２は、係数データを反転させるためのインバータ、６
３〜７４は各種を加算するためのフルアダーである。
この乗算回路は、デジタル・フィルタ等によく用いられ
る２の補数データと絶対値表現の係数データとの乗算を
行なうものであり、図の上側の端子より入力される２の
補数データ、 Ｘ＝−２ｎ−１・ｘｎ−■＋Σ２Ｉ−ｘｉと、図の左側
１０ の端子より入力される絶対値表現の係数データ、して Ｚ＝−２０−１・ｘｎ−ヒΣ２”ｙｋ＋Σ２”ｘＨ・Σ
２”Ｙｋかに−０、緯Ｏｋ＋０ 得られる。
る２の補数データと絶対値表現の係数データとの乗算を
行なうものであり、図の上側の端子より入力される２の
補数データ、 Ｘ＝−２ｎ−１・ｘｎ−■＋Σ２Ｉ−ｘｉと、図の左側
１０ の端子より入力される絶対値表現の係数データ、して Ｚ＝−２０−１・ｘｎ−ヒΣ２”ｙｋ＋Σ２”ｘＨ・Σ
２”Ｙｋかに−０、緯Ｏｋ＋０ 得られる。
また、係数を１以下すなわち小数として取り扱る。
発明が解決しようとする課題
しかしながら上記の従来の構成では、（ｎｘｍ）個のＡ
ＮＤゲートとフルアダーや、ｍ個のインバータ、更にｍ
個のフルアダーが必要であり、回路規模が非常に大きく
、コスト・アップになるという問題点を有していた。
ＮＤゲートとフルアダーや、ｍ個のインバータ、更にｍ
個のフルアダーが必要であり、回路規模が非常に大きく
、コスト・アップになるという問題点を有していた。
本発明は上記従来の問題点を解決するもので、２の補数
と絶対値表現のデータとの乗算を実現でき、回路規模を
小さ（抑えた乗算回路を提供することを目的とする。
と絶対値表現のデータとの乗算を実現でき、回路規模を
小さ（抑えた乗算回路を提供することを目的とする。
課題を解決するための手段
この目的を達成するために、本発明の乗算回路は、２の
補数データのＭＳＢによりデータを反転させるＥＯＲと
、その出力と絶対値表現のデータとのシリアル乗算を行
なう乗算器と、この乗算結果のゼロを検出する回路とか
ら構成されている。
補数データのＭＳＢによりデータを反転させるＥＯＲと
、その出力と絶対値表現のデータとのシリアル乗算を行
なう乗算器と、この乗算結果のゼロを検出する回路とか
ら構成されている。
作用
この構成によって、正と負の各値を持つ２の補数表現の
データはＥＯＲによりすべて正の値に変換され、シリア
ル乗算が実現できるため、ＡＮＤゲートとフルアダーと
で構成される積和回路の数は、絶対値表現の乗算係数デ
ータのビット数ｍ個だけでよく、回路規模の削減をはか
ることができる。
データはＥＯＲによりすべて正の値に変換され、シリア
ル乗算が実現できるため、ＡＮＤゲートとフルアダーと
で構成される積和回路の数は、絶対値表現の乗算係数デ
ータのビット数ｍ個だけでよく、回路規模の削減をはか
ることができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例における乗算回路のブロック
図、第２図は第１図のシリアル乗算器の回路図、第３図
は第１図のゼロ検出回路の回路図、第４図はシリアル乗
算器の動作説明図である。
図、第２図は第１図のシリアル乗算器の回路図、第３図
は第１図のゼロ検出回路の回路図、第４図はシリアル乗
算器の動作説明図である。
第１図において、１１は２の補数表現のデータを反転さ
せるためのＥＯＲ１１２はＥＯＲＩＩの出力と絶対値表
現の係数との乗算を行なうシリアル乗算器、１３はシリ
アル乗算器１２の出力を保持するためのシフト・レジス
タ、１５はシフト・レジスタ１３の値がゼロであること
を検出するゼロ検出回路、１４はシフト・レジスタ１３
の出力を反転させるＥＯＲ１８１は２の補数表現のデー
タのシリアル入力端子、８２は２の補数表現のデータの
ＭＳＢを入力するＭＳＢ入力端子、８３はシリアル乗算
器とゼロ検出回路を制御する切換信号、８４は係数を入
力する端子、８５はジルアリ出力端子、８６はシリアル
乗算器とシフトレジスタのシフト・クロック入力端子で
ある。
せるためのＥＯＲ１１２はＥＯＲＩＩの出力と絶対値表
現の係数との乗算を行なうシリアル乗算器、１３はシリ
アル乗算器１２の出力を保持するためのシフト・レジス
タ、１５はシフト・レジスタ１３の値がゼロであること
を検出するゼロ検出回路、１４はシフト・レジスタ１３
の出力を反転させるＥＯＲ１８１は２の補数表現のデー
タのシリアル入力端子、８２は２の補数表現のデータの
ＭＳＢを入力するＭＳＢ入力端子、８３はシリアル乗算
器とゼロ検出回路を制御する切換信号、８４は係数を入
力する端子、８５はジルアリ出力端子、８６はシリアル
乗算器とシフトレジスタのシフト・クロック入力端子で
ある。
第２図において、２１〜２５は入力データをシフトする
ためのＤ・フリップ・フロップ、２６〜２９はＤ・フリ
ップ・フロップの出力と係数を入力とするＡＮＤゲート
、３０〜３２はＡＮＤゲートの出力を加算するフルアダ
ー、３３〜３５はフルアダーのキャリー出力を保持する
ためのＤ・フリップ・フロップ、３６はセレタク、８３
は切換信号入力端子、８４は係数入力する端子、８６は
そのシフト・クロック端子、８７はシリアル入力端子で
ある。
ためのＤ・フリップ・フロップ、２６〜２９はＤ・フリ
ップ・フロップの出力と係数を入力とするＡＮＤゲート
、３０〜３２はＡＮＤゲートの出力を加算するフルアダ
ー、３３〜３５はフルアダーのキャリー出力を保持する
ためのＤ・フリップ・フロップ、３６はセレタク、８３
は切換信号入力端子、８４は係数入力する端子、８６は
そのシフト・クロック端子、８７はシリアル入力端子で
ある。
第３図において、４１は入力されるデータのオール・ゼ
ロを検出するための多大力ＮＯＲゲート、４２はＮＯＲ
ゲート４１を制御するためのインバータ、４３はＮＯＲ
ゲート４１の出力とＭＳＢデータとを入力とするＡＮＤ
ゲート、４４はＡＮＤゲート４３の出力を保持するため
のＤ・フリップ・フロップ、８９はデータ入力端子、９
０はゼロ検出信号端子である。
ロを検出するための多大力ＮＯＲゲート、４２はＮＯＲ
ゲート４１を制御するためのインバータ、４３はＮＯＲ
ゲート４１の出力とＭＳＢデータとを入力とするＡＮＤ
ゲート、４４はＡＮＤゲート４３の出力を保持するため
のＤ・フリップ・フロップ、８９はデータ入力端子、９
０はゼロ検出信号端子である。
本実施例の乗算回路について具体的数値例と共にその動
作を説明する。
作を説明する。
まず、ｎ＝５．ｍ＝４として、入力される２の補数表現
のデジタル・データを “１００１０（Ｂ）−１４”、絶対値表現の係数データ
を“１０１０＜ｓ＞”とする。ここで、係数はすべて１
以下であり、“１０１０（Ｂ）”は“０．１０１０＜ｓ
＞＝１０／ １６”を示すものである。入力される２の
補数のデジタル・データのうち、ＭＳＢを除＜（ｎ−１
）ビットがシリアル入力端子８１から最下位ビット（Ｌ
ＳＢ）側を先頭に入力され、ＭＳＢデータはＭＳＢ入力
端子８２から入力されるものとする。
のデジタル・データを “１００１０（Ｂ）−１４”、絶対値表現の係数データ
を“１０１０＜ｓ＞”とする。ここで、係数はすべて１
以下であり、“１０１０（Ｂ）”は“０．１０１０＜ｓ
＞＝１０／ １６”を示すものである。入力される２の
補数のデジタル・データのうち、ＭＳＢを除＜（ｎ−１
）ビットがシリアル入力端子８１から最下位ビット（Ｌ
ＳＢ）側を先頭に入力され、ＭＳＢデータはＭＳＢ入力
端子８２から入力されるものとする。
シリアル入力端子８１から入力されたデータは第１図の
ＥＯＲｌｌでＭＳＢに従って反転され、すべて正の値に
変換される。すなわち、入力データ“００１０（Ｂ）＝
１４”は、 “１１０１（Ｂ）＝１３”に変換される。
ＥＯＲｌｌでＭＳＢに従って反転され、すべて正の値に
変換される。すなわち、入力データ“００１０（Ｂ）＝
１４”は、 “１１０１（Ｂ）＝１３”に変換される。
次にシリアル乗算器１２により
“１１０１（Ｂ）＝ １３”と、
“０．１０１０（Ｂ）＝ １０／ １６”が乗算される
。
。
この動作を第４図を示しながら説明する。第４図はシフ
トレジスタを構成するＤフリップフロップ２１〜２５の
５ビツトと、キャリ・セーブ用レジスタ３３〜３５０３
ビツトと、セレクタ３６の入力端子Ａ、Ｂの状態を示し
た真理値図である。初期状態ではすべてクリアされてい
るものとする。
トレジスタを構成するＤフリップフロップ２１〜２５の
５ビツトと、キャリ・セーブ用レジスタ３３〜３５０３
ビツトと、セレクタ３６の入力端子Ａ、Ｂの状態を示し
た真理値図である。初期状態ではすべてクリアされてい
るものとする。
まず、最初にデータ“１１０１”のＬＳＢがシフト・レ
ジスタを構成するＤフリップフロップ２１に入ると第４
図の（Ａ）の状態となるが、セレクタ３６の入力端子Ａ
、Ｂは共にＯのままである。
ジスタを構成するＤフリップフロップ２１に入ると第４
図の（Ａ）の状態となるが、セレクタ３６の入力端子Ａ
、Ｂは共にＯのままである。
次にデータの２ビツト目がシフトレジスタを構成するＤ
フリップフロップ２１に入ると（Ｂ）の状態となり、係
数の２ビツト目とデータの１ビツト目との積により、セ
レクタ３６の入力端子Ｂは１となる。以降同様にして、
データがシフト・レジスタに入力され、このデータと係
数データとの積を生成し、その積を加算し乗算を実現し
ている。
フリップフロップ２１に入ると（Ｂ）の状態となり、係
数の２ビツト目とデータの１ビツト目との積により、セ
レクタ３６の入力端子Ｂは１となる。以降同様にして、
データがシフト・レジスタに入力され、このデータと係
数データとの積を生成し、その積を加算し乗算を実現し
ている。
その結果、セレクタ３６の入力端子Ａ、Ｂに出力される
値は、 Ａ＝１１０１．００００ Ｂ＝１０００．００１０ となり、その整数部分である上位４ビツトはＡ＝１１０
１（Ｂ）＝１３ Ｂ＝ １０００＜ａ＞＝８ を示し、Ａは入力された元のデータ、Ｂは係数との乗算
結果であり、セレクタ３６が切換信号により入力端子Ｂ
を選択しておれば、第１図のシフト−Ｌ／ジ、１１３に
は、”１０００（ａ）＝８” が保持される。
値は、 Ａ＝１１０１．００００ Ｂ＝１０００．００１０ となり、その整数部分である上位４ビツトはＡ＝１１０
１（Ｂ）＝１３ Ｂ＝ １０００＜ａ＞＝８ を示し、Ａは入力された元のデータ、Ｂは係数との乗算
結果であり、セレクタ３６が切換信号により入力端子Ｂ
を選択しておれば、第１図のシフト−Ｌ／ジ、１１３に
は、”１０００（ａ）＝８” が保持される。
次に、こうして得られた乗算結果を入力端子８２より入
力されるＭＳＢに従って再度ＥＯＲを用いて反転させる
ことで、本来負の値であったデータは乗算結果も負のデ
ータに戻す必要がある。ただし、もともと、負の値であ
ったデータが乗算過程において１より小さくなった場合
、すなわちＢ＝ＯＯＯ０，１１１１以下になった場合は
、シフト・レジスタ１３の値はオール・ゼロであり、こ
のままＭＳＢに従って反転すると、 “１１１１（Ｂ）＝ １”となってしまう。そのため
、ゼロ検出回路１５を設け、第３図に示す多入力ＮＯＲ
ゲート４１でシフト・レジスタ１３の値がオール・ゼロ
であることを検出し、オール・ゼロの場合ゼロ検出回路
１５のゼロ検出信号９０をＭＳＢの値によらず“Ｌ″レ
ベルすることで１４のＥＯＲでの反転を行なわず、同シ
フトレジスタ１３の値をそのまま出力している。
力されるＭＳＢに従って再度ＥＯＲを用いて反転させる
ことで、本来負の値であったデータは乗算結果も負のデ
ータに戻す必要がある。ただし、もともと、負の値であ
ったデータが乗算過程において１より小さくなった場合
、すなわちＢ＝ＯＯＯ０，１１１１以下になった場合は
、シフト・レジスタ１３の値はオール・ゼロであり、こ
のままＭＳＢに従って反転すると、 “１１１１（Ｂ）＝ １”となってしまう。そのため
、ゼロ検出回路１５を設け、第３図に示す多入力ＮＯＲ
ゲート４１でシフト・レジスタ１３の値がオール・ゼロ
であることを検出し、オール・ゼロの場合ゼロ検出回路
１５のゼロ検出信号９０をＭＳＢの値によらず“Ｌ″レ
ベルすることで１４のＥＯＲでの反転を行なわず、同シ
フトレジスタ１３の値をそのまま出力している。
先はどの数値例の場合１乗算数結果
″１０００（ａ）＝ ８″より第３図のＮＯＲゲート４
１の出力は“Ｈ”となり、ＭＳＢによりＡＮＤゲート４
３の出力が“Ｈ″′になり、フリップフロップ４４によ
りその“Ｈ”が一定期間保持されて、第１図のＥＯＲ１
４により、シフトレジスタ１３の値“１０００（Ｂ）＝
８”が反転され、“０１１１”が出力される。これはＭ
ＳＢを含めて表わすと“１０１１１（Ｂ）＝ ９”を
示している。
１の出力は“Ｈ”となり、ＭＳＢによりＡＮＤゲート４
３の出力が“Ｈ″′になり、フリップフロップ４４によ
りその“Ｈ”が一定期間保持されて、第１図のＥＯＲ１
４により、シフトレジスタ１３の値“１０００（Ｂ）＝
８”が反転され、“０１１１”が出力される。これはＭ
ＳＢを含めて表わすと“１０１１１（Ｂ）＝ ９”を
示している。
このようにして
１４ｘ １０／１６＝−８，７５＜−９（切り捨て処理
）を得ることができる。
）を得ることができる。
以上のように本実施例によれば、乗算回路をシリアル乗
算器にすると共に乗算をすべて正の数で行なうことによ
り、回路規模を太き（することなく、２の補数表現と絶
対値表現のデータの乗算を実現することができる。
算器にすると共に乗算をすべて正の数で行なうことによ
り、回路規模を太き（することなく、２の補数表現と絶
対値表現のデータの乗算を実現することができる。
発明の効果
本発明によれば、乗算回路にシリアル乗算器を用いると
共に、乗算データをすべて正の値に変換するためのＥＯ
Ｒを設けたことにより、回路規模を増大させることなく
、２の補数表現のデータと絶対値表現の係数データとの
乗算を実現することができ、また、ゼロ検出回路を設け
たことにより、乗算過程で１より小さくなった負のデー
タを再度反転させることな（０を出力することができ、
さらに、シリアル乗算回路にセレクタを設けたことで乗
算結果あるいは、もとのデータのどちらかを選択するこ
とができるという効果を得ることのできる優れた乗算回
路を実現できる。
共に、乗算データをすべて正の値に変換するためのＥＯ
Ｒを設けたことにより、回路規模を増大させることなく
、２の補数表現のデータと絶対値表現の係数データとの
乗算を実現することができ、また、ゼロ検出回路を設け
たことにより、乗算過程で１より小さくなった負のデー
タを再度反転させることな（０を出力することができ、
さらに、シリアル乗算回路にセレクタを設けたことで乗
算結果あるいは、もとのデータのどちらかを選択するこ
とができるという効果を得ることのできる優れた乗算回
路を実現できる。
第１図は本発明の一実施例における乗算回路のブロック
図、第２図は第１図中のシリアル乗算器の回路図、第３
図は第１図中のゼロ検出回路の回路図、第４図はシリア
ル乗算器の動作を説明するための真理値図、第５図は従
来の乗算回路の回路図である。 １１．１４・・・・・・ＥＯＲ，１２・・・・・・シリ
アル乗算器、１３・・・・・・シフト・レジスタ、１５
・・・・・・ゼロ検出回路、２１〜２５．３３〜３５・
・・・・・Ｄ・フリップ・フロップ、２６〜２９・・・
・・・ＡＮＤ、３０〜３２・・・・・・フルアダー、３
６・・・・・・セレクタ、４１・・・・・・多入力Ｎ０
Ｒ１４２・・・・・・インバータ、４３・・・・・・Ａ
ＮＤ、４４・・・・・・Ｄ・フリッ゛ブフロツブ、５１
〜５９・・・・・・ＡＮＤ、６０〜６２・・・・・・イ
ンバータ、６３〜７４・・・・・・フルアダー、８１・
・・・・・シリアル入力端子、８２・・・・・・ＭＳＢ
入力端子、８３・・・・・・切換信号、８４・・・・・
・係数、８５・・・・・・シリアル出力、８６・・・・
・・シフト・クロック、８７・・・・・・乗算器のシリ
アル入力、８８・・・・・・乗算器のシリアル出力、８
９・・・・・・データ入力端子、９０・・・・・・ゼロ
検出信号。
図、第２図は第１図中のシリアル乗算器の回路図、第３
図は第１図中のゼロ検出回路の回路図、第４図はシリア
ル乗算器の動作を説明するための真理値図、第５図は従
来の乗算回路の回路図である。 １１．１４・・・・・・ＥＯＲ，１２・・・・・・シリ
アル乗算器、１３・・・・・・シフト・レジスタ、１５
・・・・・・ゼロ検出回路、２１〜２５．３３〜３５・
・・・・・Ｄ・フリップ・フロップ、２６〜２９・・・
・・・ＡＮＤ、３０〜３２・・・・・・フルアダー、３
６・・・・・・セレクタ、４１・・・・・・多入力Ｎ０
Ｒ１４２・・・・・・インバータ、４３・・・・・・Ａ
ＮＤ、４４・・・・・・Ｄ・フリッ゛ブフロツブ、５１
〜５９・・・・・・ＡＮＤ、６０〜６２・・・・・・イ
ンバータ、６３〜７４・・・・・・フルアダー、８１・
・・・・・シリアル入力端子、８２・・・・・・ＭＳＢ
入力端子、８３・・・・・・切換信号、８４・・・・・
・係数、８５・・・・・・シリアル出力、８６・・・・
・・シフト・クロック、８７・・・・・・乗算器のシリ
アル入力、８８・・・・・・乗算器のシリアル出力、８
９・・・・・・データ入力端子、９０・・・・・・ゼロ
検出信号。
Claims (2)
- （１）２の補数表現のｎビット・デジタル信号の最上位
ビット（ＭＳＢ）により、同ＭＳＢを除く（ｎ−１）ビ
ットを反転させる排他的論理和（ＥＯＲ）と、その出力
と係数とのシリアル乗算を行なうシリアル乗算器と、こ
のシリアル乗算器の出力を保持するシフト・レジスタと
、このシフト・レジスタの値がゼロであることを検出す
るゼロ検出回路と、このゼロ検出回路の出力により前記
シフト・レジスタの出力を反転させるＥＯＲとを備えた
ことを特徴とする乗算回路。 - （２）シリアル乗算器が、切換信号により制御され、出
力データとして、入力データもしくは乗算結果を選択す
る選択回路を備えたことを特徴とする請求項１記載の乗
算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1327892A JPH03188523A (ja) | 1989-12-18 | 1989-12-18 | 乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1327892A JPH03188523A (ja) | 1989-12-18 | 1989-12-18 | 乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03188523A true JPH03188523A (ja) | 1991-08-16 |
Family
ID=18204151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1327892A Pending JPH03188523A (ja) | 1989-12-18 | 1989-12-18 | 乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03188523A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996010784A1 (en) * | 1994-09-30 | 1996-04-11 | Vlsi Technology, Inc. | Arithmetic logic unit with zero sum prediction |
| JP2012249225A (ja) * | 2011-05-31 | 2012-12-13 | Noritz Corp | Ａｓｋ変調式デジタルデータ送受信装置及び方法 |
-
1989
- 1989-12-18 JP JP1327892A patent/JPH03188523A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996010784A1 (en) * | 1994-09-30 | 1996-04-11 | Vlsi Technology, Inc. | Arithmetic logic unit with zero sum prediction |
| JP2012249225A (ja) * | 2011-05-31 | 2012-12-13 | Noritz Corp | Ａｓｋ変調式デジタルデータ送受信装置及び方法 |
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