JPS6072068A - デイジタル高速相関器 - Google Patents
デイジタル高速相関器Info
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- JPS6072068A JPS6072068A JP18168883A JP18168883A JPS6072068A JP S6072068 A JPS6072068 A JP S6072068A JP 18168883 A JP18168883 A JP 18168883A JP 18168883 A JP18168883 A JP 18168883A JP S6072068 A JPS6072068 A JP S6072068A
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- JP
- Japan
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- serial
- output
- data
- shift register
- bits
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/15—Correlation function computation including computation of convolution operations
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ディジタル高速相関器に関するものである
。
。
従来、この種の装置として第１図に示すものがあった。
図において、１は相関をとるデータの入力端子、２はパ
ラレルシフトレジスタ２０１〜２３２からなるシフトレ
ジスタ群、３は相関パターンのジスタ群２からの入力デ
ータの符号を反転又は非反転する符号反転回路、５は前
記符号反転回路４の各出力を加算する全加算器５０１〜
５３１からなる加算回路、６は相関のとられたデータの
出力端子である。
ラレルシフトレジスタ２０１〜２３２からなるシフトレ
ジスタ群、３は相関パターンのジスタ群２からの入力デ
ータの符号を反転又は非反転する符号反転回路、５は前
記符号反転回路４の各出力を加算する全加算器５０１〜
５３１からなる加算回路、６は相関のとられたデータの
出力端子である。
次に動作について説明する。簡単のため、入力データの
ビット数を１６ビツト、相関パターンの長さを３２とし
て説明する。入力端子１より入力されたデータは３２（
固の１６ビソトパラレルシフトレジスタ２０１〜２３２
によって順次遅延される。
ビット数を１６ビツト、相関パターンの長さを３２とし
て説明する。入力端子１より入力されたデータは３２（
固の１６ビソトパラレルシフトレジスタ２０１〜２３２
によって順次遅延される。
各パラレルシフトレジスタ２０１〜２３２の３２（固の
出力はそれぞれパラレル符号反転回路４０１〜４３２に
より入力端子３より入力される相関パターンに応じて符
号を反転又は非反転された後、加算回路５で全加算され
、出力端子６より出力される。
出力はそれぞれパラレル符号反転回路４０１〜４３２に
より入力端子３より入力される相関パターンに応じて符
号を反転又は非反転された後、加算回路５で全加算され
、出力端子６より出力される。
従来のディジクル高速相関器は以上のように構成されて
おり、パラレルデータのままで演算を実行していたので
、去記例の場合、シフトレジスタ群２の数は１６ビツト
×３２段−５１２ビット、符号反転回路４は１６ビツト
×３２個−５１２ビット、加算回路５は １６ビソ１−Ｘ１６＋１７ビソトＸ８−１−１８ビツト
×４＋１９ビツトＸ２＋２０ビツト−５２２ビツト必要
であり、相当複雑な回ＩＪ＆となる。また高速処理を行
なう場合、３２個の】６ビソＩ−データを同時に加算す
るため、加算回路５の遅延特性が問題になる等の欠点が
あった。
おり、パラレルデータのままで演算を実行していたので
、去記例の場合、シフトレジスタ群２の数は１６ビツト
×３２段−５１２ビット、符号反転回路４は１６ビツト
×３２個−５１２ビット、加算回路５は １６ビソ１−Ｘ１６＋１７ビソトＸ８−１−１８ビツト
×４＋１９ビツトＸ２＋２０ビツト−５２２ビツト必要
であり、相当複雑な回ＩＪ＆となる。また高速処理を行
なう場合、３２個の】６ビソＩ−データを同時に加算す
るため、加算回路５の遅延特性が問題になる等の欠点が
あった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、シフトレジスタ。
めになされたもので、シフトレジスタ。
符号反転回路、及び全加算器をシリアル動作させること
により、回路素子数が減少し−Ｃ安噛にでき、また全加
算器を多く要する長い相関パターンに対しても高速処理
が可能なディジタル高速相関器を提供することを目的と
している。
により、回路素子数が減少し−Ｃ安噛にでき、また全加
算器を多く要する長い相関パターンに対しても高速処理
が可能なディジタル高速相関器を提供することを目的と
している。
以下、この発明の一実施例を図について説明する。第２
図において、１１は相関をとる入力シリアルデータの入
力端子、７は相互に直列に接続されたシフトレジスタ７
０１〜７３２からなるシリアルシフトレジスタ、１３は
相関パターンの入力端子、８は上記シリアルシフトレジ
スタ７に等間隔に設けられたタップＴ１〜Ｔ３２、即ち
各シフトレジスタ７０１〜７３２のＬＳＢ出力から順次
出力されるシリアルデータの符号を、相関パターンに従
って反転又は非反転する１ビットシリアル符号反転回路
８０１〜８３２からなるシリアル符号反転回路、９はラ
ンチ付１ピツ１〜シリアル全加算器９０１〜９３１から
なり前記符号反転回路８の複数のシリアルデータ出力を
シリアル全加算するシリアル加算器、１６は相関のとら
れたシリアルデータの出力端子である。
図において、１１は相関をとる入力シリアルデータの入
力端子、７は相互に直列に接続されたシフトレジスタ７
０１〜７３２からなるシリアルシフトレジスタ、１３は
相関パターンの入力端子、８は上記シリアルシフトレジ
スタ７に等間隔に設けられたタップＴ１〜Ｔ３２、即ち
各シフトレジスタ７０１〜７３２のＬＳＢ出力から順次
出力されるシリアルデータの符号を、相関パターンに従
って反転又は非反転する１ビットシリアル符号反転回路
８０１〜８３２からなるシリアル符号反転回路、９はラ
ンチ付１ピツ１〜シリアル全加算器９０１〜９３１から
なり前記符号反転回路８の複数のシリアルデータ出力を
シリアル全加算するシリアル加算器、１６は相関のとら
れたシリアルデータの出力端子である。
次に動作について説明する。従来例の説明と同じく、入
力データの数を１６ビツ１−１相関パターンの長さを３
２として説明する。
力データの数を１６ビツ１−１相関パターンの長さを３
２として説明する。
入力端子１１より入力されるシリアルデータはＬＳＢよ
り順に入力され、３２個の１６ビントシリアルシフトレ
ジスタ７０１〜７３２によって順次遅延される。そして
シリアルシフｌ−レジスタ７の出力としては、シフトレ
ジスタ７０１〜７３２の全シリアルピッｉ・のうら１６
ビソト毎に、１ｕｌｌらシフトレジスタ同志の接続点毎
に設けられた合計３２（ｆｌｉｔのタップＴにシリアル
符号反転回路８は、入力端子１３より入力される相関パ
ターンによりシリアルシフトレジスタ７からのシリアル
出力データの符号を反転又は非反転する。最後にシリア
ル符号反転回路８の出力はキャリーを記憶するためのラ
ッチを備えた１ピッ１−シリアル全加算器９０１〜９３
１により２データずつ加算されて、出力端子１６より出
力される。
り順に入力され、３２個の１６ビントシリアルシフトレ
ジスタ７０１〜７３２によって順次遅延される。そして
シリアルシフｌ−レジスタ７の出力としては、シフトレ
ジスタ７０１〜７３２の全シリアルピッｉ・のうら１６
ビソト毎に、１ｕｌｌらシフトレジスタ同志の接続点毎
に設けられた合計３２（ｆｌｉｔのタップＴにシリアル
符号反転回路８は、入力端子１３より入力される相関パ
ターンによりシリアルシフトレジスタ７からのシリアル
出力データの符号を反転又は非反転する。最後にシリア
ル符号反転回路８の出力はキャリーを記憶するためのラ
ッチを備えた１ピッ１−シリアル全加算器９０１〜９３
１により２データずつ加算されて、出力端子１６より出
力される。
この様に、本実施例ではシフトレジスタ、符号反転回路
、全加算器をシリアル動作するものとしたので、シフ１
〜レジスタ＝１６ビソト×３２個＝５１２ビット（但し
、シリアルシフトレジスタのため集積炭火）、符号反転
回路；３２ビツト、ラッチ付全加算器：３１ビツトで構
成でき、装置が安価になる。
、全加算器をシリアル動作するものとしたので、シフ１
〜レジスタ＝１６ビソト×３２個＝５１２ビット（但し
、シリアルシフトレジスタのため集積炭火）、符号反転
回路；３２ビツト、ラッチ付全加算器：３１ビツトで構
成でき、装置が安価になる。
また加算回路をラッチ付全加算器で構成したので、全加
算器の遅延量の影響はなく、加算されるデータの数が大
きくなっても１ビツトのランチ付全加算器の動作速度で
動作することができる。
算器の遅延量の影響はなく、加算されるデータの数が大
きくなっても１ビツトのランチ付全加算器の動作速度で
動作することができる。
なお、上記実施例では相関パターンが重み１ビツトの系
列の場合について説明したが、相関パターンが多値デー
タ系列のときは、上記シリアル符号反転回路８０１〜８
３２をシリアル乗算器とすればよく、そのようにした回
路はシリアル処理方式のディジタルフィルタを構成する
こととなる。
列の場合について説明したが、相関パターンが多値デー
タ系列のときは、上記シリアル符号反転回路８０１〜８
３２をシリアル乗算器とすればよく、そのようにした回
路はシリアル処理方式のディジタルフィルタを構成する
こととなる。
以上のように、この発明に係るディジタル高速相関器に
よれば、シフトレジスフ、符号反転回路。
よれば、シフトレジスフ、符号反転回路。
全加算器をシリアル動作させるようにしたので、従来の
ものよりも少数の素子で構成でき、長い相関パターンで
あっても高速処理が可能となる効果がある。
ものよりも少数の素子で構成でき、長い相関パターンで
あっても高速処理が可能となる効果がある。
第１図は従来のディジタル高速相関器を示すブロック図
、第２図はこの発明の一実施例によるディジタル高速相
関器を示すブロック図である。 １１・・・データ入力端子、７・・・シリアルシフトレ
算器、１６・・・データ出力端子、７０１〜７３２・・
−シフトレジスタ、８０１〜８３２・・・１ビットシリ
アル符号反転回路、９０１〜９３１・・・ラソチイが１
１ビツトシリアル全加算器。 代理人 大 岩 増 雄
、第２図はこの発明の一実施例によるディジタル高速相
関器を示すブロック図である。 １１・・・データ入力端子、７・・・シリアルシフトレ
算器、１６・・・データ出力端子、７０１〜７３２・・
−シフトレジスタ、８０１〜８３２・・・１ビットシリ
アル符号反転回路、９０１〜９３１・・・ラソチイが１
１ビツトシリアル全加算器。 代理人 大 岩 増 雄
Claims (1)
- （１）入力データがシリアルに入力されこれを収容する
シリアルシフトレジスタと、該シリアルシフトレジスタ
に等間隔に設＆Ｊられた複数のタップから出力される複
数のシリアルデータの符吟を相関パターンに従ってシリ
アルに反ＩＭ又は非反転すデータ出力をシリアル全加算
するシリアル加算器とを備えたことを特徴とするディジ
タル高速相関器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181688A JPH0677257B2 (ja) | 1983-09-27 | 1983-09-27 | デイジタル高速相関器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181688A JPH0677257B2 (ja) | 1983-09-27 | 1983-09-27 | デイジタル高速相関器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6072068A true JPS6072068A (ja) | 1985-04-24 |
| JPH0677257B2 JPH0677257B2 (ja) | 1994-09-28 |
Family
ID=16105128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181688A Expired - Lifetime JPH0677257B2 (ja) | 1983-09-27 | 1983-09-27 | デイジタル高速相関器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677257B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109327281A (zh) * | 2018-08-22 | 2019-02-12 | 上海循态信息科技有限公司 | 一种数据帧定位电路及方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55131871A (en) * | 1979-04-03 | 1980-10-14 | Radio Res Lab | Parallel processing type real-time correlator |
| JPS5645955U (ja) * | 1979-09-12 | 1981-04-24 |
-
1983
- 1983-09-27 JP JP58181688A patent/JPH0677257B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55131871A (en) * | 1979-04-03 | 1980-10-14 | Radio Res Lab | Parallel processing type real-time correlator |
| JPS5645955U (ja) * | 1979-09-12 | 1981-04-24 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109327281A (zh) * | 2018-08-22 | 2019-02-12 | 上海循态信息科技有限公司 | 一种数据帧定位电路及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0677257B2 (ja) | 1994-09-28 |
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