JPH02100509A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH02100509A JPH02100509A JP63254024A JP25402488A JPH02100509A JP H02100509 A JPH02100509 A JP H02100509A JP 63254024 A JP63254024 A JP 63254024A JP 25402488 A JP25402488 A JP 25402488A JP H02100509 A JPH02100509 A JP H02100509A
- Authority
- JP
- Japan
- Prior art keywords
- input
- frequency
- signal
- output
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は周期的に一定期間入力される信号と周波数同期
した信号を常時出力する発振回路に関するものである。
した信号を常時出力する発振回路に関するものである。
従来の技術
以下図面を参照しながら、従来の発振回路の一例につい
て説明する。
て説明する。
第５図は従来の発振回路のブロック図を示すものである
。第５図において、ｌはアナログスイッチ、２は乗算器
、３は低域通過フィルタ（以下ＬＰＦと略す）、４は電
圧制御発振器（以下■ｃｏと略す）、５は直流増幅器、
ａは制御信号大刀端子、ｂは入力端子、Ｃは出力端子で
ある。
。第５図において、ｌはアナログスイッチ、２は乗算器
、３は低域通過フィルタ（以下ＬＰＦと略す）、４は電
圧制御発振器（以下■ｃｏと略す）、５は直流増幅器、
ａは制御信号大刀端子、ｂは入力端子、Ｃは出力端子で
ある。
以上のように構成された発振回路について、以下その動
作について説明する。
作について説明する。
アナログスイッチ１は制？［ａ子ａがＨのとき閉じ、同
端子ａがＬのとき開くとする。従って制御端子ａがＨの
とき、入力端子すに入力された信号は乗算器２に入力さ
れる。一方、電圧制御発振器４の出力信号は乗算器２の
他方の入力端子に入力され、両者の入力信号の和と差の
周波数が出力される８低域通過フィルタ３を通すことに
より、周波数差成分および位相差成分のみが選択され、
この信号を直流増幅器５で増幅してＶＣＯ４の発振周波
数側′４ｎ端子に入力する９以上乗算器２．ＬＰＦ３、
直流増幅器５、ＶＣＯ４で構成されるループにより、Ｖ
ＣＯ４の出力端子Ｃには入力端子すの信号に周波数およ
び位相が同期した信号が得られる。
端子ａがＬのとき開くとする。従って制御端子ａがＨの
とき、入力端子すに入力された信号は乗算器２に入力さ
れる。一方、電圧制御発振器４の出力信号は乗算器２の
他方の入力端子に入力され、両者の入力信号の和と差の
周波数が出力される８低域通過フィルタ３を通すことに
より、周波数差成分および位相差成分のみが選択され、
この信号を直流増幅器５で増幅してＶＣＯ４の発振周波
数側′４ｎ端子に入力する９以上乗算器２．ＬＰＦ３、
直流増幅器５、ＶＣＯ４で構成されるループにより、Ｖ
ＣＯ４の出力端子Ｃには入力端子すの信号に周波数およ
び位相が同期した信号が得られる。
次に制御端子ａがＬのときは、アナログスイ・７チｌは
開となるので入力端子すから信号は入力されず、ＶＣＯ
４は自走周波数で発振し出力端子Ｃからその信号が得ら
れる。
開となるので入力端子すから信号は入力されず、ＶＣＯ
４は自走周波数で発振し出力端子Ｃからその信号が得ら
れる。
発明が解決しようとする課題
しかしながら上記のような構成では、アナログスイッチ
ｌが閉じている期間が短い場合に、ループによる周波数
同期・位相同期がかからないこととアナログスイッチｌ
が開のときにＶＣＯ４が自走周波数に戻ってしまうこと
により、入力信号に周波数同期した出力信号が得られな
いという問題点を有していた。
ｌが閉じている期間が短い場合に、ループによる周波数
同期・位相同期がかからないこととアナログスイッチｌ
が開のときにＶＣＯ４が自走周波数に戻ってしまうこと
により、入力信号に周波数同期した出力信号が得られな
いという問題点を有していた。
本発明は上記問題点に鑑み、一定周期に対して十分短い
期間しか信号が入力されない場合にも周波数同期した信
号を常時出力する発振回路を提供するものである。
期間しか信号が入力されない場合にも周波数同期した信
号を常時出力する発振回路を提供するものである。
課題を解決するための手段
上記課題を解決するために本発明の発振回路は、同一の
周波数一電圧変換器により入力信号と■ＣＯを制御信号
により切換えて変換したのち、別々のサンプル・ホール
ド回路で保持して両者をコンパレータに入力し、その出
力信号で■ｃｏの発振周波数を入力信号の周波数に一致
するように制御するという構成を備えたものである。
周波数一電圧変換器により入力信号と■ＣＯを制御信号
により切換えて変換したのち、別々のサンプル・ホール
ド回路で保持して両者をコンパレータに入力し、その出
力信号で■ｃｏの発振周波数を入力信号の周波数に一致
するように制御するという構成を備えたものである。
作用
本発明は上記した構成によって、周波数一電圧変換器を
用い、サンプル・ホールド回路により入力信号と■ＣＯ
の発振周波数に対応した電圧を保持していることにより
、入力信号に周波数同期した信Σを常時出力できること
になる。
用い、サンプル・ホールド回路により入力信号と■ＣＯ
の発振周波数に対応した電圧を保持していることにより
、入力信号に周波数同期した信Σを常時出力できること
になる。
実施例
以下本発明の一実施例の発振回路について、図面を参照
しながら説明する。第１図は本発明の第１の実施例にお
ける発振器のブロック図を示すものである。第１図にお
いて、１，２，３．４はアナログスイッチ、５は周波数
一電圧変換器、６はｖＣ○、７はコンパレータ、８，９
は高入力抵抗増幅器、１０はインバータ、１１．１２は
コンデンサ、ａは制御信号入力端子、ｂは入力端子、Ｃ
は出力端子である。
しながら説明する。第１図は本発明の第１の実施例にお
ける発振器のブロック図を示すものである。第１図にお
いて、１，２，３．４はアナログスイッチ、５は周波数
一電圧変換器、６はｖＣ○、７はコンパレータ、８，９
は高入力抵抗増幅器、１０はインバータ、１１．１２は
コンデンサ、ａは制御信号入力端子、ｂは入力端子、Ｃ
は出力端子である。
以上のように構成された発振回路について、以下第１図
を用いてその動作を説明する。
を用いてその動作を説明する。
アナログスイッチは制御信号Ｈ゛で閉、制御信号りで開
とする。
とする。
制御信号入力端子ａがＨのとき、アナログスイッチｌお
よび４が閉となり、インバータ１ｏを通して制御される
アナログスイッチ２および３は開となる。このとき入力
端子すがら入力された信号が周波数一電圧変換器５に入
力され、その出力電圧に等しい電圧がコンデンサ１２に
充電される。
よび４が閉となり、インバータ１ｏを通して制御される
アナログスイッチ２および３は開となる。このとき入力
端子すがら入力された信号が周波数一電圧変換器５に入
力され、その出力電圧に等しい電圧がコンデンサ１２に
充電される。
コンデンサ１２は高入力抵抗増幅器９に接続されている
のでスイッチ４が開となった場合、非常に放電時定数が
大きくサンプル・ホールド動作をする。
のでスイッチ４が開となった場合、非常に放電時定数が
大きくサンプル・ホールド動作をする。
一方制御信号入力ａがＬのときは、逆にアナログスイッ
チ１および４が開となり、２および３が閉となる。この
ときＶＣＯ６の信号が周波数一電圧変換器５に入力され
、その出力電圧に等しい電圧がコンデンサ１１と高入力
抵抗増幅器８により同様にサンプル・ホールドされる。
チ１および４が開となり、２および３が閉となる。この
ときＶＣＯ６の信号が周波数一電圧変換器５に入力され
、その出力電圧に等しい電圧がコンデンサ１１と高入力
抵抗増幅器８により同様にサンプル・ホールドされる。
以上のようにしてサンプル・ホールドされた電圧はコン
パレータ７の二つの入力端子にそれぞれ入力される。入
力信号と■ＣＯの発振周波数に差がある場合には周波数
一電圧変換器５の出力電圧に差が生ずるので、コンパレ
ータ出力が現れる。
パレータ７の二つの入力端子にそれぞれ入力される。入
力信号と■ＣＯの発振周波数に差がある場合には周波数
一電圧変換器５の出力電圧に差が生ずるので、コンパレ
ータ出力が現れる。
この出力信号をＶＣＯ６の発振周波数制御端子に接続す
ることにより、この閉ループは入力（ｉ号の周波数とＶ
ＣＯ６の発振周波数とが一致する点に収束する。
ることにより、この閉ループは入力（ｉ号の周波数とＶ
ＣＯ６の発振周波数とが一致する点に収束する。
以上のように本実施例によれば、周波数一電圧変換器と
その出力を入力信号とＶＣＯとで別々にサンプル・ホー
ルドする回路と両者の信号を入力するコンパレータと同
コンパレータ出力により制御されるＶＣＯとを設けるこ
とにより、周期的に一定時間入力される信号に周波数同
期した出力を得ることができる。
その出力を入力信号とＶＣＯとで別々にサンプル・ホー
ルドする回路と両者の信号を入力するコンパレータと同
コンパレータ出力により制御されるＶＣＯとを設けるこ
とにより、周期的に一定時間入力される信号に周波数同
期した出力を得ることができる。
以下本発明の第２の実施例について図面を参照しながら
説明する。
説明する。
第２図は本発明の第２の実施例を示す発振回路のブロッ
ク図である。同図において、１，２，３゜４はアナログ
スイッチ、５は周波数一電圧変換器、６はＶＣＯ１７は
コンパレータ、８．９は高入力抵抗増幅器、１０はイン
バータ、１１．１２はコンデンサ、ａは制御信号入力端
子、ｂは入力端子、Ｃは出力端子で、以上は第１図の構
成と同様なものである。第１図の構成と異なるのは、Ｎ
ＯＲゲート１３、抵抗１４、コンデンサ１５で構成され
るパルス整形回路１６を設け、同回路の出力によリアナ
ログスイッチ４を制御している点である。
ク図である。同図において、１，２，３゜４はアナログ
スイッチ、５は周波数一電圧変換器、６はＶＣＯ１７は
コンパレータ、８．９は高入力抵抗増幅器、１０はイン
バータ、１１．１２はコンデンサ、ａは制御信号入力端
子、ｂは入力端子、Ｃは出力端子で、以上は第１図の構
成と同様なものである。第１図の構成と異なるのは、Ｎ
ＯＲゲート１３、抵抗１４、コンデンサ１５で構成され
るパルス整形回路１６を設け、同回路の出力によリアナ
ログスイッチ４を制御している点である。
なおパルス整形回路１６の入力は第１図と論理の整合を
とるために、インバータＩＯの出力を接続している。
とるために、インバータＩＯの出力を接続している。
上記のように構成された発振回路について、以下その動
作を説明する。
作を説明する。
第３図は主要部分の波形図、第４図はパルス整形回路の
入出力波形図である。
入出力波形図である。
第２図の回路の基本動作は第１図の回路の動作と全く同
様である。ただし、第３図のａのような制御信号が制御
信号入力端子ａに入力された場合、周波数一電圧変換器
５の出力は実際には第３図のＣのように制御信号の変化
点でオーバーシュートを発生する。従って、オーバーシ
ュートが収束するまでの時間が、制御信号がある状態を
保持している時間に比較して無視できない場合には、コ
ンデンサにサンプル・ホールドされる電圧にオーバーシ
ュートの影響が現れる。オーバーシュートの波高値は不
規則であり、同期毎に変化するのでコンパレータ７の出
力も変化しＶＣＯ６の発振周波数はジンクを持つ、これ
を避けるためには、制御信号Ｉ］の期間間となるアナロ
グスイッチ４をオーバーシュートの期間は開として、周
波数一電圧変換器５の出力が安定な期間のみ閉とするよ
うにアナログスイッチ４の制御電圧を第３図のｂのよう
に整形するパルス整形回路１６を設ける。
様である。ただし、第３図のａのような制御信号が制御
信号入力端子ａに入力された場合、周波数一電圧変換器
５の出力は実際には第３図のＣのように制御信号の変化
点でオーバーシュートを発生する。従って、オーバーシ
ュートが収束するまでの時間が、制御信号がある状態を
保持している時間に比較して無視できない場合には、コ
ンデンサにサンプル・ホールドされる電圧にオーバーシ
ュートの影響が現れる。オーバーシュートの波高値は不
規則であり、同期毎に変化するのでコンパレータ７の出
力も変化しＶＣＯ６の発振周波数はジンクを持つ、これ
を避けるためには、制御信号Ｉ］の期間間となるアナロ
グスイッチ４をオーバーシュートの期間は開として、周
波数一電圧変換器５の出力が安定な期間のみ閉とするよ
うにアナログスイッチ４の制御電圧を第３図のｂのよう
に整形するパルス整形回路１６を設ける。
この回路の原理を第４図を用いて説明する。
制御信号入力端子ａから入力された制御信号はインバー
タ１０で反転して第４図のａの波形となる。この信号は
ＮＯＲゲート１３の一方の入力端子に直接入力され、も
う一方の入力端子には抵抗１４とコンデンサ１５で構成
される積分回路を介して入力される。積分回路通過後の
制御信号波形は第４図のｂであり、ＨとＬの中間点で両
者が切り換わるとすれば第４図のｂの波形はディジタル
的には第４図のＣのように表すことができる。
タ１０で反転して第４図のａの波形となる。この信号は
ＮＯＲゲート１３の一方の入力端子に直接入力され、も
う一方の入力端子には抵抗１４とコンデンサ１５で構成
される積分回路を介して入力される。積分回路通過後の
制御信号波形は第４図のｂであり、ＨとＬの中間点で両
者が切り換わるとすれば第４図のｂの波形はディジタル
的には第４図のＣのように表すことができる。
ＮＯＲゲート１３は第４図のａとＣの２信号を入力とし
て演算し、第４図のｄのように制御信号の立上り時刻を
遅らせ立下り時刻は不変のパルス幅を短縮した制御信号
を得ることができる。
て演算し、第４図のｄのように制御信号の立上り時刻を
遅らせ立下り時刻は不変のパルス幅を短縮した制御信号
を得ることができる。
以上のように、周波数一電圧変換器の出力を変化後安定
な期間のみ取り込むように、制御信号を整形するパルス
整形回路を設けることにより、周波数ジッタの少ない発
振出力を得ることができる。
な期間のみ取り込むように、制御信号を整形するパルス
整形回路を設けることにより、周波数ジッタの少ない発
振出力を得ることができる。
発明の効果
以上のように本発明は、周波数一電圧変換器とその出力
を入力信号とＶＣＯとで別々にサンプル・ホールドする
回路と両者の信号を入力するコンパレータと同コンパレ
ータ出力により制御されるｖＣＯとを設けることにより
、周期的に一定時間入力される信号に周波数同期した出
力を得ることができる。
を入力信号とＶＣＯとで別々にサンプル・ホールドする
回路と両者の信号を入力するコンパレータと同コンパレ
ータ出力により制御されるｖＣＯとを設けることにより
、周期的に一定時間入力される信号に周波数同期した出
力を得ることができる。
また、周波数一電圧変換器の出力が入力信号切換え後安
定となった期間のみサンプル・ホールドするように制御
回路を設けることにより、周波数ジンクの少ない発振出
力が得られる。
定となった期間のみサンプル・ホールドするように制御
回路を設けることにより、周波数ジンクの少ない発振出
力が得られる。
第１図は本発明の第１の実施例における発振回路のブロ
ック図、第２図は本発明の第２の実施例における発振回
路のブロック図、第３図は主要部分の波形図、第４図は
パルス整形回路の入出力波形図、第５図は従来の発振回
路のブロック図である。 １．２，３．４・・・・・・アナログスイッチ、５・・
・・・・周波数一電圧変換器、６・・・・・・電圧制御
発振器、７・・・・・・コンパレータ、８，９・・・・
・・高入力抵抗増幅器、１０・・・・・・インバータ、
１１．１２・・・・・・コンデンサ、１３・・・・・・
ＮＯＲゲート、１４・・・・・・抵抗、１５・・・・・
・コンデンサ、１６・・・・・・パルス整形回路、ａ・
・・・・・制御信号入力端子、ｂ・・・・・・入力端子
、Ｃ・・・・・・出力端子。
ック図、第２図は本発明の第２の実施例における発振回
路のブロック図、第３図は主要部分の波形図、第４図は
パルス整形回路の入出力波形図、第５図は従来の発振回
路のブロック図である。 １．２，３．４・・・・・・アナログスイッチ、５・・
・・・・周波数一電圧変換器、６・・・・・・電圧制御
発振器、７・・・・・・コンパレータ、８，９・・・・
・・高入力抵抗増幅器、１０・・・・・・インバータ、
１１．１２・・・・・・コンデンサ、１３・・・・・・
ＮＯＲゲート、１４・・・・・・抵抗、１５・・・・・
・コンデンサ、１６・・・・・・パルス整形回路、ａ・
・・・・・制御信号入力端子、ｂ・・・・・・入力端子
、Ｃ・・・・・・出力端子。
Claims (2)
- （１）２値の状態を有する制御信号が第１の状態のとき
、外部入力と内部電圧制御発振器を選択する第１の選択
スイッチで外部入力信号を選択して、周波数一電圧変換
器に入力され得られた電圧を上記制御信号により出力先
を選択する第２の選択スイッチを介して、コンパレータ
の第１の入力端子に接続されたコンデンサに充電し、制
御信号が第２の状態では、上記第１の選択スイッチで内
部電圧制御発振器を選択し、上記周波数一電圧変換器で
電圧に変換後上記第２の選択スイッチを介してコンパレ
ータの第２の入力端子に接続されたコンデンサを充電し
、上記コンパレータ出力により上記電圧制御発振器の発
振周波数を外部入力信号の周波数に同期するように制御
することを特徴とする発振回路。 - （２）制御信号の状態変化後一定時間経過後にコンデン
サに充電が開始されるように制御回路を付加したことを
特徴とする請求項（１）記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63254024A JPH02100509A (ja) | 1988-10-07 | 1988-10-07 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63254024A JPH02100509A (ja) | 1988-10-07 | 1988-10-07 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02100509A true JPH02100509A (ja) | 1990-04-12 |
Family
ID=17259180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63254024A Pending JPH02100509A (ja) | 1988-10-07 | 1988-10-07 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02100509A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124588A (ja) * | 2007-11-16 | 2009-06-04 | Renesas Technology Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5337311B2 (ja) * | 1976-09-27 | 1978-10-07 | ||
| JPS61189011A (ja) * | 1985-02-15 | 1986-08-22 | Victor Co Of Japan Ltd | 受信機のａｆｃ回路 |
-
1988
- 1988-10-07 JP JP63254024A patent/JPH02100509A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5337311B2 (ja) * | 1976-09-27 | 1978-10-07 | ||
| JPS61189011A (ja) * | 1985-02-15 | 1986-08-22 | Victor Co Of Japan Ltd | 受信機のａｆｃ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124588A (ja) * | 2007-11-16 | 2009-06-04 | Renesas Technology Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW561689B (en) | Analog FIR-filter | |
| JPH0760979B2 (ja) | 精密電圧−デューティサイクル・コンバータ及び低リプル高帯域幅電荷平衡復調器を含む絶縁増幅器 | |
| JP3567747B2 (ja) | 電圧制御発振器及び周波数−電圧変換器 | |
| US4758801A (en) | Dynamic control system with switchable filter-function groups | |
| EP0534638A1 (en) | Low jitter clock phase adjust system | |
| JPS63263936A (ja) | データ検出器 | |
| US5760653A (en) | Phase-locked loop for clock recovery | |
| JPH02100509A (ja) | 発振回路 | |
| EP0367522A2 (en) | Closed loop pulse width analog-to-digital converter | |
| JPH1093406A (ja) | タイミング発生装置 | |
| JP2890537B2 (ja) | 位相同期発振器 | |
| JPS6124844B2 (ja) | ||
| JPH0641392Y2 (ja) | 位相比較器 | |
| JPH01149512A (ja) | 自動周波数制御回路 | |
| JPH0514213Y2 (ja) | ||
| JPS61116422A (ja) | アナログ・デイジタル変換回路 | |
| JPH04343524A (ja) | Ｐｌｌ回路 | |
| JPS60236520A (ja) | 位相同期ループ | |
| KR920000166B1 (ko) | 디지탈 자기조절 클럭 재생회로 및 방식 | |
| JPH04301918A (ja) | 位相同期信号発生回路 | |
| JP2813183B2 (ja) | 周波数位相同期回路 | |
| Joos et al. | A novel line synchronization scheme for static power converters | |
| JPH0575451A (ja) | 位相同期回路 | |
| JPS5934720A (ja) | 電圧制御発振回路 | |
| JPH03171924A (ja) | 位相同期回路 |