JPH02100549A - 伝送制御装置 - Google Patents
伝送制御装置Info
- Publication number
- JPH02100549A JPH02100549A JP63253074A JP25307488A JPH02100549A JP H02100549 A JPH02100549 A JP H02100549A JP 63253074 A JP63253074 A JP 63253074A JP 25307488 A JP25307488 A JP 25307488A JP H02100549 A JPH02100549 A JP H02100549A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- transmission control
- flag sequence
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、信号の符号化に電圧の極性を利用する伝送
方式におけるフラグ同期式の伝送制御装置に関するもの
である。
方式におけるフラグ同期式の伝送制御装置に関するもの
である。
（従来の技術〕
一般に、信号の符号化に電圧の極性を利用した伝送方式
は、回路が比較的簡単で、しかも安価に伝送距離および
伝送速度を高めることができる。
は、回路が比較的簡単で、しかも安価に伝送距離および
伝送速度を高めることができる。
また、ノイズにも比較的強いことから、工場内での伝送
手段として多様に用いられている。
手段として多様に用いられている。
第４図は、従来のこの種の伝送制御装置を示すもので、
図中、（１）はデータ送信制御部、（２）はデータ受信
制御部、（３）は１つのビットデータを２つの出力電圧
にエンコードするトランシーバ、（４）は２つの電圧か
ら１つのビットデータにデコードするレシーバである。
図中、（１）はデータ送信制御部、（２）はデータ受信
制御部、（３）は１つのビットデータを２つの出力電圧
にエンコードするトランシーバ、（４）は２つの電圧か
ら１つのビットデータにデコードするレシーバである。
従来の伝送制御装置は上記のように構成され、トランシ
ーバ（３）とレシーバ（４）の（＋） 、 （−）の各
種は、互いに同一の極間士が結線されている。そして、
トランシーバ（３）の入力に、データ送信制御部（１）
からビットデータ１又はＯがあると、トランシーバ（３
）は、出力（＋）極に）Ｉｉｇｈ電圧又はＬｏｗ電圧、
出力（−）極に出力（＋）極反転させたＬＯｗＴＬ圧又
は旧ｇｈ電圧とする電圧信号に変換して電送する。一方
、レシーバ（４）は、入力（＋）極。
ーバ（３）とレシーバ（４）の（＋） 、 （−）の各
種は、互いに同一の極間士が結線されている。そして、
トランシーバ（３）の入力に、データ送信制御部（１）
からビットデータ１又はＯがあると、トランシーバ（３
）は、出力（＋）極に）Ｉｉｇｈ電圧又はＬｏｗ電圧、
出力（−）極に出力（＋）極反転させたＬＯｗＴＬ圧又
は旧ｇｈ電圧とする電圧信号に変換して電送する。一方
、レシーバ（４）は、入力（＋）極。
入力（−）極に入ったＨｉｇｈ電圧、 Ｌｏｗ電圧をデ
コードし、ビットデータの１又は０をデータ受信制御部
（２）に出力する。
コードし、ビットデータの１又は０をデータ受信制御部
（２）に出力する。
ところで、フラグ同期式は、フレームと呼ばれる伝送ブ
ロックの先端および後端に、フラグシーケンスと称する
特殊なビットパターンをそれぞれ付加してデータを構成
している。このビットパターンをチエツクしてフレーム
の同期を確立し、第３図に示すデータ受信制御部（２）
がそれを担当する。
ロックの先端および後端に、フラグシーケンスと称する
特殊なビットパターンをそれぞれ付加してデータを構成
している。このビットパターンをチエツクしてフレーム
の同期を確立し、第３図に示すデータ受信制御部（２）
がそれを担当する。
第５図（Ａ）はフレームのフォーマットのビットパター
ン及び第５図（Ｂ）はフラグシーケンスのビットパター
ンとを示す。データ受信制御部（２）は、常にフラグシ
ーケンス（ｌＯ）と合致するビットパターンがくるのを
待っており、フラグシーケンス（１０）がくるまではデ
ータの受信を行なわず、受信したビットパターンがフラ
グシーケンス（１０）と合致したならば、以後のビット
データをフレームの情報部（１１）のデータとして受信
する。
ン及び第５図（Ｂ）はフラグシーケンスのビットパター
ンとを示す。データ受信制御部（２）は、常にフラグシ
ーケンス（ｌＯ）と合致するビットパターンがくるのを
待っており、フラグシーケンス（１０）がくるまではデ
ータの受信を行なわず、受信したビットパターンがフラ
グシーケンス（１０）と合致したならば、以後のビット
データをフレームの情報部（１１）のデータとして受信
する。
従来の伝送方式は以上のように構成されているので、信
号の符号化に電圧の極性を利用しており、極性を逆にし
て配線してしまうミスが多いが、配線の接続があくまで
も正常であることを前提としているため、配線ミスがあ
ると、配線工事を再度やり直さなければならず、工場等
のように複雑に配線されているところや、伝送線を地下
やパイプ内を通しているところでは、簡単に配線をし直
すことができないという課題があった。
号の符号化に電圧の極性を利用しており、極性を逆にし
て配線してしまうミスが多いが、配線の接続があくまで
も正常であることを前提としているため、配線ミスがあ
ると、配線工事を再度やり直さなければならず、工場等
のように複雑に配線されているところや、伝送線を地下
やパイプ内を通しているところでは、簡単に配線をし直
すことができないという課題があった。
この発明は、かかる課題を解決するためになされたもの
で、配線の極性ミスを自動釣に検知し、配線をし直すこ
となくデータを正常に伝送することができる伝送制御装
置を得ることを目的とする。
で、配線の極性ミスを自動釣に検知し、配線をし直すこ
となくデータを正常に伝送することができる伝送制御装
置を得ることを目的とする。
この発明に係る伝送制御装置は、伝送ブロックの先端お
よび後端にフラグシーケンスをそれぞれ付加したデータ
を出力するデータ送信制御手段と、上記データを電圧信
号に変換するエンコード手段と、該エンコード手段から
の電圧信号を元のデータに戻すデコード手段と、該デコ
ード手段からのデータのフラグシーケンスのビットパタ
ーンと予め定められているビットパターンとを比較して
一致、不一致を判定する判定手段と、該判定手段からの
一致信号の入力により、上記デコード手段からのデータ
を受信するデータ手段と、上記デコード手段からのデー
タの各ビットデータを反転させるビット反転手段と、上
記判定手段による判定回数をカウントするカウント手段
と、該カウント手段の判定回数が設定値に達した際に、
上記デコード手段からのデータを、上記ビット反転手段
を介して判定手段に入力する経路切換手段とを膜状るよ
うにしたものである。
よび後端にフラグシーケンスをそれぞれ付加したデータ
を出力するデータ送信制御手段と、上記データを電圧信
号に変換するエンコード手段と、該エンコード手段から
の電圧信号を元のデータに戻すデコード手段と、該デコ
ード手段からのデータのフラグシーケンスのビットパタ
ーンと予め定められているビットパターンとを比較して
一致、不一致を判定する判定手段と、該判定手段からの
一致信号の入力により、上記デコード手段からのデータ
を受信するデータ手段と、上記デコード手段からのデー
タの各ビットデータを反転させるビット反転手段と、上
記判定手段による判定回数をカウントするカウント手段
と、該カウント手段の判定回数が設定値に達した際に、
上記デコード手段からのデータを、上記ビット反転手段
を介して判定手段に入力する経路切換手段とを膜状るよ
うにしたものである。
この発明においては、フラグシーケンスを認識できなか
った場合、ビットパターンを反転させて再度フラグシー
ケンス有無のチエツクがなされる。このため、極性を逆
にした配線ミスが検知され、かつ修正され、配線をやり
直すことなくデータを正常に伝送することが可能となる
。
った場合、ビットパターンを反転させて再度フラグシー
ケンス有無のチエツクがなされる。このため、極性を逆
にした配線ミスが検知され、かつ修正され、配線をやり
直すことなくデータを正常に伝送することが可能となる
。
第１図は、この発明に係る伝送制御装置の一実施例を示
す全体構成図である。この実施例は、第１図からも明ら
かなように、伝送ブロックの先端および後端にフラグシ
ーケンスをそれぞれ付加したデータを出力するデータ送
信制御手段（２１）と、上記データを電圧信号に変換す
るエンコード手段（２２）と、エンコード手段（２２）
からの電圧信号を元のデータに戻すデコード手段（２３
）とをそれぞれ設け、判定手段（２４）において、デコ
ード手段（２３）からのデータのフラグシーケンスのビ
ットパターンと予め定められているビットパターンとを
比較して一致、不一致を判定するとともに、データ受信
手段（２５）において、判定手段（２４）から一致信号
が入力された場合に、上記デコード手段（２３）からの
データを受信するように構成され、さらに上記デコード
手段（２３）からのデータの各ビットデータを反転させ
るビット反転手段（２６）、および上記判定手段（２４
）による判定回数をカウントするカウント手段（２７）
をそれぞれ設け、カウント手段（２７）の判定回数が設
定値に達した際に、経路切換手段（２８）により、上記
デコード手段（２３）からのデータを、上記ビット反転
手段（２６）を介して判定手段（２４）に入力するよう
に構成されている。すなわち、デコード手段（２３）か
らのデータは、通常は直接判定手段（２４）に入力され
るが、フラグシーケンスを認識できなかった場合には、
ビット反転手段（２６）を介し判定手段（２４）に入力
されるように構成されている。
す全体構成図である。この実施例は、第１図からも明ら
かなように、伝送ブロックの先端および後端にフラグシ
ーケンスをそれぞれ付加したデータを出力するデータ送
信制御手段（２１）と、上記データを電圧信号に変換す
るエンコード手段（２２）と、エンコード手段（２２）
からの電圧信号を元のデータに戻すデコード手段（２３
）とをそれぞれ設け、判定手段（２４）において、デコ
ード手段（２３）からのデータのフラグシーケンスのビ
ットパターンと予め定められているビットパターンとを
比較して一致、不一致を判定するとともに、データ受信
手段（２５）において、判定手段（２４）から一致信号
が入力された場合に、上記デコード手段（２３）からの
データを受信するように構成され、さらに上記デコード
手段（２３）からのデータの各ビットデータを反転させ
るビット反転手段（２６）、および上記判定手段（２４
）による判定回数をカウントするカウント手段（２７）
をそれぞれ設け、カウント手段（２７）の判定回数が設
定値に達した際に、経路切換手段（２８）により、上記
デコード手段（２３）からのデータを、上記ビット反転
手段（２６）を介して判定手段（２４）に入力するよう
に構成されている。すなわち、デコード手段（２３）か
らのデータは、通常は直接判定手段（２４）に入力され
るが、フラグシーケンスを認識できなかった場合には、
ビット反転手段（２６）を介し判定手段（２４）に入力
されるように構成されている。
第２図は、第１図の実施例に使用される伝送制御装置を
示すハードウェア構成図であり、図中、第４図と同一符
号は同−又は相当部分を示す。
示すハードウェア構成図であり、図中、第４図と同一符
号は同−又は相当部分を示す。
（５）は通常の経路とビット反転の経路とを切換えるた
めのデータ経路切換スイッチ部、（６）はビットデータ
を反転させるビット反転操作部である。
めのデータ経路切換スイッチ部、（６）はビットデータ
を反転させるビット反転操作部である。
次に、上記実施例の動作を第２図および第３図を参照し
ながら説明する。第３図は、データ受信の手順を示すフ
ローチャートである。
ながら説明する。第３図は、データ受信の手順を示すフ
ローチャートである。
配線が正常に接続されている場合には、第２図の下半部
に示すように、データ経路切換スイッチ部（５）は直接
にデータ受信制御部（２）に接続され、データ受信制御
部（２）は従来と同じ動作をする。
に示すように、データ経路切換スイッチ部（５）は直接
にデータ受信制御部（２）に接続され、データ受信制御
部（２）は従来と同じ動作をする。
一方、第２図の上手部に示すように、トランシーバ（３
）とレシーバ（４）とが極性を逆にして配線されている
場合には、データ送信制御部（１）から送信されたビッ
トデータは、レシーバ（４）から反転して出力されてし
まう。すなわち、データ送信制御部（１）から送信され
るビットデータ“１”は、データ受信制御部（２）では
ビットデータ“０“として受信され、またビットデータ
“０”はビットデータ゛°１°゛として受信されてしま
う。
）とレシーバ（４）とが極性を逆にして配線されている
場合には、データ送信制御部（１）から送信されたビッ
トデータは、レシーバ（４）から反転して出力されてし
まう。すなわち、データ送信制御部（１）から送信され
るビットデータ“１”は、データ受信制御部（２）では
ビットデータ“０“として受信され、またビットデータ
“０”はビットデータ゛°１°゛として受信されてしま
う。
そこでこの場合には、データ受信制御部（２）は、デー
タ経路切換スイッチ部（５）をビット反転操作部（６）
側に切換えてデータ受信ができるように動作する。
タ経路切換スイッチ部（５）をビット反転操作部（６）
側に切換えてデータ受信ができるように動作する。
すなわち、まず第３図に示すステップ（３１）において
、レシーバ（４）から得られるデータのビットパターン
を、フラグシーケンス（１０）のビットパターンと比較
する。そして、ステップ（３２）において、両ビットパ
ターンが合致しているか否かを判別する。もし、合致し
ていれば、通常通りステップ（３６）でデータ受信を行
なうが、極性を逆に配線して両ビットパターンが合致し
ない場合には、ステップ（３３）において、フラグシー
ケンスチエツクが失敗した回数をカウントするとともに
、ステップ（３４）において、このカウント数が設定値
ｎを超えたか否かを判別する。そして、設定値ｎを超え
るまで、フラグシーケンスチエツクを繰返す。
、レシーバ（４）から得られるデータのビットパターン
を、フラグシーケンス（１０）のビットパターンと比較
する。そして、ステップ（３２）において、両ビットパ
ターンが合致しているか否かを判別する。もし、合致し
ていれば、通常通りステップ（３６）でデータ受信を行
なうが、極性を逆に配線して両ビットパターンが合致し
ない場合には、ステップ（３３）において、フラグシー
ケンスチエツクが失敗した回数をカウントするとともに
、ステップ（３４）において、このカウント数が設定値
ｎを超えたか否かを判別する。そして、設定値ｎを超え
るまで、フラグシーケンスチエツクを繰返す。
フラグシーケンスのチエツク回数が設定値ｎを超えた場
合には、ステップ（３５）において、データ経路切換ス
イッチ部（５）に対し経路変更の指示を出し、レシーバ
（４）からのデータが、ビット反転操作部（６）を経由
してデータ受信制御部（２）に入力されるようにする。
合には、ステップ（３５）において、データ経路切換ス
イッチ部（５）に対し経路変更の指示を出し、レシーバ
（４）からのデータが、ビット反転操作部（６）を経由
してデータ受信制御部（２）に入力されるようにする。
これにより、レシーバ（４）で反転されたデータの各ビ
ットデータは、ビット反転操作部（６）で再び反転され
て正常なビットデータとなり、その後データ受信制御部
（２）に伝送される。
ットデータは、ビット反転操作部（６）で再び反転され
て正常なビットデータとなり、その後データ受信制御部
（２）に伝送される。
次いで、再びステップ（３１）に戻ってフラグシーケン
スのチエツクがなされ、ステップ（３２）で合致するこ
とにより、データ受信（ステップ（３６））がなされる
。
スのチエツクがなされ、ステップ（３２）で合致するこ
とにより、データ受信（ステップ（３６））がなされる
。
この発明は以上説明したとおり、フラグシーケンスを所
定回数チエツクしても認識できない場合には、受信ビッ
トパターンを反転させるようにしているので、極性を逆
にした配線のミスであっても、配線をし直すことなくデ
ータを正常に伝送することができる等の効果がある。
定回数チエツクしても認識できない場合には、受信ビッ
トパターンを反転させるようにしているので、極性を逆
にした配線のミスであっても、配線をし直すことなくデ
ータを正常に伝送することができる等の効果がある。
第１図はこの発明の一実施例を示す伝送制御装置の全体
構成図、第２図はそのハードウェア構成図、第３図はデ
ータ受信の手順を示すフローチャート、第４図は従来の
伝送制御装置を示す第２図相当図、第５図（Ａ） 、
（Ｂ）はフラグ同期の伝送方式におけるフレームフォー
マットおよびフラグシーケンスを示す説明図である。 （２１）・・・データ送信制御手段、（２２）・・・エ
ンコード手段、（２３）・・・デコード手段、（２４）
・・・判定手段、（２５）・・・データ受信手段、（２
６）・・・ビット反転手段、（２７）・・・カウント手
段、（２８）・・・経路切換手段。 なお、各図中同一符号は同−又は相当部分を示すものと
する。
構成図、第２図はそのハードウェア構成図、第３図はデ
ータ受信の手順を示すフローチャート、第４図は従来の
伝送制御装置を示す第２図相当図、第５図（Ａ） 、
（Ｂ）はフラグ同期の伝送方式におけるフレームフォー
マットおよびフラグシーケンスを示す説明図である。 （２１）・・・データ送信制御手段、（２２）・・・エ
ンコード手段、（２３）・・・デコード手段、（２４）
・・・判定手段、（２５）・・・データ受信手段、（２
６）・・・ビット反転手段、（２７）・・・カウント手
段、（２８）・・・経路切換手段。 なお、各図中同一符号は同−又は相当部分を示すものと
する。
Claims (1)
- 伝送ブロックの先端および後端に、フラグシーケンスを
それぞれ付加したデータを出力するデータ送信制御手段
と、上記データを電圧信号に変換するエンコード手段と
、該エンコード手段からの電圧信号を元のデータに戻す
デコード手段と、該デコード手段からのデータのフラグ
シーケンスのビットパターンと予め定められているビッ
トパターンとを比較して一致、不一致を判定する判定手
段と、該判定手段からの一致信号の入力により、上記デ
コード手段からのデータを受信するデータ受信手段と、
上記デコード手段からのデータの各ビットデータを反転
させるビット反転手段と、上記判定手段による判定回数
をカウントするカウント手段と、該カウント手段の判定
回数が設定値に達した際に、上記デコード手段からのデ
ータを、上記ビット反転手段を介して判定手段に入力す
る経路切換手段とを具備することを特徴とする伝送制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253074A JPH02100549A (ja) | 1988-10-07 | 1988-10-07 | 伝送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253074A JPH02100549A (ja) | 1988-10-07 | 1988-10-07 | 伝送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02100549A true JPH02100549A (ja) | 1990-04-12 |
Family
ID=17246130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63253074A Pending JPH02100549A (ja) | 1988-10-07 | 1988-10-07 | 伝送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02100549A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0887650A1 (en) * | 1997-06-24 | 1998-12-30 | Landis & Gyr Utilities Services, Inc. | Robust electrical utility meter |
-
1988
- 1988-10-07 JP JP63253074A patent/JPH02100549A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0887650A1 (en) * | 1997-06-24 | 1998-12-30 | Landis & Gyr Utilities Services, Inc. | Robust electrical utility meter |
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