JPH02100576A - ブロック画像データ演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はブロック画像データ演算装置に関し、特に、デ
ィジタル画像データを分割した各ブロックの画像データ
について２次元行列演算を行うブロック画像データ演算
装置に関する。

背景技術 ディジタル画像データをメモリに記憶する場合には、デ
ータ量を減らしてメモリの容量を少なくするため、各種
の符号化が行われている。

このような符号化として、例えば２次元ディスクリート
コサイン変換は次のように符号化を行う、１つの画面を
構成する画像データを所定の大きさのブロックに分割し
、ブロックを構成する各画素のデータにより構成される
データの配列を行列Ｐとする。この行列Ｐに対して、変
換行列ＣおよびＣの転置行列ＣＴを用いて演算を行う。

演算後の２次元ディスクリートコサイン変換係数Ｆは Ｆ＝Ｃψ　Ｐ−ＣＴ で与えられる。

このようにブロック化された画像データに対して２次元
行列演算を行う場合には、１つの画面を構成する画素デ
ータを所定の数、例えば８ｘ８で構成されるブロックに
分割し、分割された各ブロックごとに画素データを読み
出して、上記の２次元行列演算を行う必要がある。した
がって、１画面の画像データを記憶するメモリから画像
データを読み出す場合に、それぞれのブロック内の画素
データを読み出さなければならないため、読み出しにお
いてアドレスの制御に複雑な処理を要する欠点があった
。

このように、分割された各ブロックごとに画素データを
読み出して、２次元行列演算を行うものとして例えば特
開昭１３１−１３５２８３号に開示された装置があるが
、この装置においては各データの演算のために、ブロッ
クを構成するデータの行列の行または列の数ｎに比例し
た時間を要し、演算が高速化されていないという問題が
あった。

目　　　的 本発明はこのような従来技術の問題点を解消し、画像デ
ータの読み出しに複雑なアドレス制御を要せず、２次元
行列演算を高速で行うことのできるブロック画像データ
演算装置を提供することを目的とする。

発明の開示 本発明によれば、１つの画面を表すディジタル画像デー
タを複数のブロフクに分割して各ブロックの画像データ
について２次元行列演算を行うブロック画像データ演算
装置は、１つの画面を表すディジタル画像データを蓄積
し、画面の水平および垂直方向に読み出し可能な画像デ
ータ記憶手段と、記憶手段から読み出された画像データ
をすくなくともブロックの１方向分蓄植可能な画像デー
タ保持手段と、ブロックの画像データについて２次元行
列演算を行うために用いられる係数を格納する係数記憶
手段と、画像データ保持手段から読み出された画像デー
タと、係数記憶手段から読み出された係数との乗算を行
う乗算手段と、乗算手段により乗算を行われたデータを
加算する加算手段とを有し、画像データ記憶手段から画
像データを水平方向に読み出して乗算手段により乗算を
行った後、加算手段により加算を行う動作と、画像デー
タ記憶手段から画像データを垂直方向に読み出して乗算
手段により乗算を行った後、加算手段により加算を行う
動作とを行うことにより、２次元行列演算を行うもので
ある。

実施例の説明 次に添付図面を参照して本発明によるブロック画像デー
タ演算装置の実施例を詳細に説明する。

第１図には本発明によるブロック画像データ演算装置の
一実施例が示されている。

木装置は１画面分の画像データを蓄積するメモリ１２を
有する。メモリ１２には撮像装置または外部記七〇装置
等の信号源から入力端子１０を通して、第２図に示すよ
うな１画面を構成する画像データが入力され、記憶され
る。メモリ１２は、アドレス制御部１４から入力される
水平、垂直読み出し切り換え信号により、記憶されてい
る１画面分の各画素データを、第３Ｂ図に示すように縦
方向に読み出すか、または第４Ｂ図に示すように横方向
に読み出す、第３Ｂ図に示す読み出しの場合には、第２
Ａ図および第２Ｂ図に矢印Ａで示すように、１列目の画
素チータカｘ００．　ｘｌ（６、Ｘ２０、−・ｘ　Ｖ−
１０、！：、画面の上から下まで読み出された後、２列
目の画素データカＸ０１、ｘｌｌ、Ｘ２１、−・ｘＶ−
１１ト読み出され、同様にしてすべての画素データが読
み出される。第４Ｂ図に示す横方向の読み出しの場合に
は、第２Ａ図および第２Ｂ図に矢印Ｂで示すように、１
行目の画素データがｘｏＯ１ｘ０＋、Ｘ０２、・・・Ｘ
０Ｈ−１と、画面の左から右に読み出された後、２行目
の画素データがｘｌｏ、ｘｌｌ、ｘｉ２、・・・ｘｉ）
ｌ−１と読み出され、同様にしてすべての画素データが
読み出される。

メモリ１２から読み出された画素データは、縦列（直列
）に接続された８個のラッチ２１．２２、・・・２８に
、ラッチ２８側から順次入力され、保持される。

本実施例では画像データを第３Ａ図に示すような８ｘ８
の画素からなるブロックに分割して２次元行列演算を行
うため、８個のラッチ２１．２２．・・・２８を設けて
いるが、分割するブロックの大きさに応じて異なる数の
ラッチを設けるようにすればよい。

ラッチ２１．２２、・・・２８は、クロック発生回路１
６がら送られるクロック信号によってデータの保持およ
び読み出し動作を行う。例えば第２Ｂ図に示すように、
１列目の画素データがｘｏｏ、ｘｌｏ、Ｘ２０、・・・
ｘＶ−１０の順で読み出された場合には、最初のクロッ
ク信号によって画素データｘ００がラッチ２８に入力さ
れ、保持される。次のクロック信号によって、画素デー
タｘｌＯがラッチ２８に入力されるとともに、ラッチ２
８から画素データがラッチ２８に隣接するラッチに送ら
れる。同様にして８個のクロックによって、８個の画素
データＸ００、ｘｌｏ、Ｘ２０．・・・Ｘ７０がラッチ
２１．２２・・・２８に、それぞれ保持される。

ラッチ２１．２２、・・・２８の各出力は、ランチ３０
の入力に接続されている。ラッチ３０には分周器１８か
らクロック信号が入力される。分周器１８は、クロック
発生回路１８から送られるクロック信号を、ｎ倍の周期
に分周する分周器であり、本実施例ではクロック発生回
路１６から送られるクロック信号を８倍の周期のクロッ
ク信号に変換してチー２千３０へ出力する。

ラッチ３０は、ラッチ２１．２２、・・・２８に入力さ
れるクロー７り信号の８倍の周期のクロック信号が分周
器１８かも送られることにより、ラッチ２１．２２、・
・・２８からそれぞれ入力されるデータを保持する。し
たがって、クロック発生回路１６から送られるクロック
信号が８個分、ラー、チ２１．２２、・・・２８に入力
されて、８個の画素データｘ００、ｘｌｏ、Ｘ２０、・
・・Ｘ７０がラッチ２１．２２・・・２８に、それぞれ
保持された後、分周器１８からラッチ３０に送られるク
ロック信号によって、これらのデータがラッチ３０に入
力され、保持される。

ラッチ３０からの８個の画素データの出力は、８個の乗
算器４１．４２．４３、・・・４８の一方の入力にそれ
ぞれ接続されている。ラッチ３０に保持された８個の画
素データｘＯＯ４ｘｌＯ１ｘ２０、−・−ｘ　８０は、
次の８個の画素データがラッチ３０に入力されると読み
出され１乗算器４１．４２．４３、・・・４８に入力さ
れる。

乗算器４１．４２．４３、・・・４８の他方の入力には
係数発生器５１．５２、・・・５８から送られる係数Ｃ
ｋＯ−Ｃｋ？が入力される。係数発生１４５１．５２、
・・・５８は、ブロックに分割された画素データに２次
元行列演算を行うための係Ｊ？ｉＣｋＯｌＣｋｌ、・・
・Ｃｋ７（ｋ＝ｏ〜７）をそれぞれ発生し１１乗算器４
１．４２．４３、・・・４８へ出力する。なお、係数Ｃ
ｋＯと第１図の♂ゝとは同一のちのを意味する。

本実施例においてはブロックのサイズを８ｘ８としてい
るため、係数発生器５１．５２、・・・５８により発生
される係数は前記のように８ｘ８種類となるがごブロッ
クを異なるサイズとした場合には一般に係数Ｃ１ｊは Ｃｉｊ＝　（２／Ｎ）　Ｗ（ｉ）　ｃｏｓ　（（２ｊ＋
Ｉ）ｉπ／　２　Ｎ）で表される。ここで、 Ｗ（ｉ）　＝　ｌ　／（”’Ｅ　　　（ｉ　＝　Ｏのと
き）１　　　　　（＋≠０のとき） である。

最初の８個の画素データｘ００、ｘ　１０．　　ｘ　２
０、・・・ｘ７０が乗算器４す、４２．４３、・・・４
８に入力されると、クロック発生回路１６からの最初の
クロック信号によって係数発生器５１．５２、・・・５
８から最初の８個の係数ＣＯＯ１ＣＯＩ、・Ｃ０７（ｋ
＝　０）　カ乗算器４１゜４２．４３、・・・４８に入
力され、それぞれ乗算が行われる。

乗算器４１．４２．４３、・・・４８からの出力は、そ
れぞれ多段加算器６０に入力され、多段加算器６０にお
いて加算される。乗算器４１．４２．４３、・・・４８
からの出力が、最初の８個の画素データｘ００、ｘｌｏ
、ｘ２０、・・・ｘ７０と最初の８個の係数ＣＯＯ１Ｃ
ＯＩ、・・・Ｃ０７（ｋ＝　０）とのそれぞれの積であ
る場合には、多段加算器６０における加算によって次の
データｚ００が求められる。

ｚ　００＝　Ｃ００ｘ００＋Ｃ０Ｉｘ　１０＋−・・＋
　Ｃ７７ｘ７０次に、クロック発生回路１６からのクロ
ック信号によって係数発生器５１．５２、・・・５８か
ら次の８個の係数Ｃ１０，Ｃ１１，・・・ＣＩ？　（ｋ
−１）が乗算器４１４２．４３、・・・４８に入力され
る。ラッチ３０からの乗算器４１．４２．４３、・・・
４８への入力は、この時にも最初の８個の画素データｘ
００、ｘｌＯ１ｘ２０、−・−ｘ７０であるから、これ
らの間でそれぞれ乗算が行われる。乗算されたデータは
多段加算器６０において加算され、次のデータｚｌＯが
求められる。

ｚ　ｌＯ＝　Ｃ１０ｘＯＯ＋　Ｃｌｌｘ　１０＋・・＋
　Ｃｌ７ｘ７０同様にして、クロック信号ごとに係数発
生器５１、５２、・・・５８から８個の係数ＣｋＯ１Ｃ
ｋｌ、・・・Ｃｋ７が乗算器４１．４２．４３、・・・
４８に入力され、画素データｘ００、ｘｌＯ１ｘ２０、
−・−ｘ　７０と乗算され、多段加算器６０において加
算され、次のようにデータが求められる。

ｚ２０＝　Ｃ２０ｘ００＋Ｃ２１ｘ１０＋−−−＋Ｃ２
７ｘ７０ｚ　　７０＝　　Ｃ７０ｘ００＋　　Ｃ？１ｘ
　　１０＋　・−・＋　　Ｃ７７ｘ７０このようにして
求められたデータｚｏＯ１ｚｌｏ、ｚ２０、・・・ｚ７
０は、多段加算器６０からメモリ１２に送られ、第４Ａ
図に示すように第１列１１に順次格納される。メモリ１
２は、データｚｏＯ１ｚｌｏ、ｚ２０、・・・ｚ７０が
入力される時には、元のデータｘ００、ｘｌｏ、ｘ２０
、・・・ｘ７０は読み出されてメモリ１２のこれらのア
ドレスは空となっているから、入力されたデータｚ００
、ｚｌＯ１２２０、−・−ｚ　７０は元のデータｘ００
、ｘ　１０．　　ｘ　２０、−ｘ７０が格納されていた
アドレスに格納できる。

同様にして、２列目の画素データｘ０１．　ｘｌｌ、ｘ
２１、・・・ｘ７１がメモリ１２から読み出され、同様
の演算を施されてデータｚ０１．　　Ｚｌｌ、　　２２
１、・・・ｚｌｌとなって再びメモリ】２に格納される
。

以上のようなメモリ１２からの画面の縦方向への画素デ
ータの読み出しと、これに対する演算によって、第６図
に示すような式 ％式％： であられされる行列演算が行われ、行列Ｚが求められる
。

ここまでの動作を示すフローチャートを、第８図に示す
。同図において、矢印りで示されるのは、多段加算器６
０の加算による遅延時間である。

メモリ１２からの画面の縦方向への画素データの読み出
しと、これに対する演算が終了し、第４Ａ図に示すよう
なデータがメモリ１２に格納されると次に第２Ａ図およ
び第２Ｂ図に矢印Ｂで示すような画面の横方向への画素
データの読み出しと、これに対する演算か行われる。

第４Ｂ図に示すように、まず画素データｚ００．２０】
、ｚ０２、・・・ｚ０７が、前記と同様の動作によりメ
モリ１２から読み出され、ランチ２１・・・２８および
３０に保持され後、乗算器４１・・・４８に送られる。

この１１！ｊ、係数発生器５１．５２、・・・５８から
は、前記の２を求めるｘｒ＋算の時と同様に、係数００
０、ＣＯＩ、・・・Ｃ０７（ｋ＝ｏ）が出力され、乗算
器４１・・・４８に送られる。乗算器４１・・・４８に
おいて、これらの画素データと係数か乗算され、多段加
算器６０で加算されデータｙｏｏか求められる。ｙｏｏ
は ｙ　００＝　Ｃ００ｚ　ＯＯ＋ＣＯｌｚ　０１＋・・・
＋Ｃ０７ｚ０７で表される。このデータｙ００は、メモ
リ１２の、前記のデータｚ００が格納されていたアドレ
スに格納される。

次に、画素データｚ１０、ｚｌｌ、ｚ１２、−ｚ１７が
メモリ１２から読み出され、う、チ２１・・・２８およ
び３゜に保持され後１乗算器４１・・・４８に送られる
。クロンク発生回路１６からのクロック信号によって係
数発生器５１．５２、・・・５８から次の８個の係数Ｃ
ｌ０１ＣＩ＋、・・・Ｃ１７（ｋ＝　１）か乗算器４１
．４２、・・・４８に入力され、多段加算器６０からデ
ータｙｏｔが出力される。

ｙ０１＝　Ｃｌ０ｚＯＯ＋　Ｃ１１ｚ０１＋−・・＋Ｃ
１７ｚ０７同様の演算を繰り返して ｙ　０２＝　Ｃ２０ｚ　ＯＯ＋　Ｃ２１ｚ　０１＋・・
・十〇２７ｚ０７ｙ　Ｏ？＝　Ｃ７０ｚ　００＋　Ｃ７
１ｚ　ＯＩ＋　・−＋　Ｃ７７ｚ　０７が順次出力され
、メモリ１２の１行目のアドレスに記憶される。

同様にして、２行目の画素データｚｌＯ５ｚｌｌ、Ｚ１
２．・・・ｚ１７がメモリ１２から読み出され、同様の
演算を施されてデータｙ　１０．　　ｙ　１１．　　Ｖ
　１２、・・・ｙ１７となって再びメモリ１２に格納さ
れる。

同様に横方向の画素データの読み出しと演算を縁り返す
ことによって、第７図に示すような式２式％ であられされる行列演算が行われ、行列Ｙが求められる
。

したがって１以上の動作によって、行列演算Ｙ＝Ｃ−Ｘ
・ＣＴ が行われたことになる。

以上の第２のステップの動作を示すフローチャートを、
第９図に示す。

このように本装置によれば、Ｙ＝Ｃ・ＸφＣＴで表され
る２次元ディスクリートコサイン変換を行うことができ
る。

従来は、２次元ディスクリートコサイン変換において、
前記Ｚ＝ＣΦＸまたはＹ＝Ｚ−ＣＴで表される演算を行
う場合に、１つの画素デ・−夕に対して８個の係数Ｃｋ
Ｏ１Ｃｋｌ、・・・Ｃｋ７をそれぞれ乗算し、これらを
加算しなければならないため、８つのシステムクロック
信号ごとに１つの演算されたデータを得ることになり、
ブロックのサイズに比例した演算時間を必要とした。し
たがって、１つのシステムクロックごとにデータを得る
ことができないため、演算を高速で行うことができない
欠点があった。

これに対して本装置によれば、順次読み出された８個の
データをランチし、これらの８個のデータに対して同時
にそれぞれ係数を乗算してこれらを加算するから、１つ
のシステムクロックごとに１つのデータを得ることがで
き、行列演算を高速で行うことができる。

本装置によれば、係数発生器５１．５２、・・・５８に
格納する係数Ｃ１Ｊは１種類で済み、縦方向に読み出さ
れたデータＸＩｊおよび横方向に読み出されたデータＺ
ｉｊに対して同じように対応させて読み出して演算を行
うだけでよい、データＸｉｊおよびデータｚｉｊはメモ
リ１２からの読み出し方向が異なるから、係数発生Ｆ　
５１．５２、・・・５８から発生されデータｚＩｊに対
して乗算される係数は、データＸｉｊに対して乗算され
る係数と同一のものとしても、Ｃの転訝行列ＣＴとして
作用するため、結果的に上記のように２次元ディスクリ
ートコサイン変換を行うことができる。

本装置によれば、メモリ１２に記憶された１画面分の画
素データをそのまま順次読み出して処理できるため、ブ
ロフクに分けて読み出す場合のように複雑なアドレス制
御を必要とせず、メモリ１２のアドレス生成が容易であ
る。したがって、アドレス制御のためのプログラムや複
雑なコントローラを必要としない。

本装置によれば、データを８個ごとにラッチして乗算を
行うため、画面を構成する画素データをブロックに分け
ることなく順次読み出すにもかかわらず、乗算器を８偏
設ければよく、画面のサイズ分の乗算器を設ける必要は
ない。

なお、上記の実施例においては、２次元ディスクリート
コサイン変換を行う場合について説明したか、本発明は
これに限られず、係数発生器５１．５２、・・・５８に
格納される係数ＣＩｊを変化させることによって、アダ
マール変換その他、各種の行列演算を行うことができる
。

効　　果 本発明によれば、１画面分の画素データをブロフクに分
けることなく、そのまま順次読み出して行列演算処理を
行うことができるから、画素データの読み出しに複雑な
アドレス制御を要しない。

しかも、読み出された画素データをブロックのサイズに
応じた数ごとに保持し、これらのデータに対して同時に
東算を行い、その後加算を行うようにしているから、行
列演算を高速で行うことができる。

【図面の簡単な説明】

第１図は、本発明によるブロック画像データ演算装置の
一実施例を示すブロック図、 ２８２Ａ図、第２Ｂ図は、画面のブロック化を示す図、 第３Ａ図は、ブロック化された画素データを示す図、 第３Ｂ図は、第３Ａ図の画素データを第１図の装置によ
り最初のステップで読み出す順序を示す図 ｍｄＡ図は、第３Ｂ図に示す順序で読み出され第１図の
装置により演算処理を行われた画素データを示す図、 第４Ｂ図は、第４Ａ図の画素データを第１図の装置によ
り次のステフプで読み出す順序を示す図、第５図は、第
４Ｂ図に示す順序で読み出され第１図の装置により演算
処理を行われた画素データを示す図、 第６図は、第１図の装置の第１の動作げより行われる行
列演算を示す図、 第７図は、第１図の装置の第２の動作により行われる行
列演算を示す図、 第８図は、７５１図の装置の第１の動作を示すフローチ
ャート、 第９図は、第１図の装置の第２の動作を示すフローチャ
ートである。 主要部分の符号の説明 、メモリ 、アドレス制御部 、クロック発生回路 、分周器 、ラッチ １４　。 １８゜ ２１．２２．・・・２８゜ ３０゜ ４１．４２．・・・４８゜ ５＋、５２．・・・５８゜ ６０゜ ラッチ 乗算器 係数発生器 多段加算器

Claims (1)

1. 【特許請求の範囲】 １、１つの画面を表すディジタル画像データを複数のブ
   ロックに分割して各ブロックの画像データについて２次
   元行列演算を行うブロック画像データ演算装置において
   、該装置は、 前記１つの画面を表すディジタル画像データを蓄積し、
   画面の水平および垂直方向に読み出し可能な画像データ
   記憶手段と、 該記憶手段から読み出された前記画像データをすくなく
   とも前記ブロックの１方向分蓄積可能な画像データ保持
   手段と、 前記ブロックの画像データについて２次元行列演算を行
   うために用いられる係数を格納する係数記憶手段と、 該画像データ保持手段から読み出された前記画像データ
   と、前記係数記憶手段から読み出された前記係数との乗
   算を行う乗算手段と、 該乗算手段により乗算を行われたデータを加算する加算
   手段とを有し、 前記画像データ記憶手段から前記画像データを水平方向
   に読み出して前記乗算手段により乗算を行った後、前記
   加算手段により加算を行う動作と、 前記画像データ記憶手段から前記画像データを垂直方向
   に読み出して前記乗算手段により乗算を行った後、前記
   加算手段により加算を行う動作とを行うことにより、 前記２次元行列演算を行うことを特徴とするブロック画
   像データ演算装置。 ２、請求項１に記載の装置において、前記係数記憶手段
   から読み出される前記係数は、前記画像データ記憶手段
   から前記画像データを水平方向に読み出す場合と垂直方
   向に読み出す場合とで同一であることを特徴とするブロ
   ック画像データ演算装置。