JPH02100747A - マイクロプロセッサのデータバス駆動方式 - Google Patents
マイクロプロセッサのデータバス駆動方式Info
- Publication number
- JPH02100747A JPH02100747A JP25424288A JP25424288A JPH02100747A JP H02100747 A JPH02100747 A JP H02100747A JP 25424288 A JP25424288 A JP 25424288A JP 25424288 A JP25424288 A JP 25424288A JP H02100747 A JPH02100747 A JP H02100747A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- memory
- data
- data bus
- cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明のマイクロプロセッサのデータバス駆動方式に関
し、特にシステムメモリのリード／ライト時に作動する
マイクロプロセッサのデータバス駆動方式に関する。
し、特にシステムメモリのリード／ライト時に作動する
マイクロプロセッサのデータバス駆動方式に関する。
従来、この種のマイクロブセッサは１組のブチ−バスを
有し、マイクロプロセッサがメモリサイクルを実行する
とそのサイクルが終了するまで次のメモリサイクルのた
めのデータバスは駆動できない方式であった。
有し、マイクロプロセッサがメモリサイクルを実行する
とそのサイクルが終了するまで次のメモリサイクルのた
めのデータバスは駆動できない方式であった。
上述した従来のマイクロプロセッサのデータバス駆動方
式は、マイクロプロセッサがメモリサイクルを実行する
と、データバスは１組しかないためにそのサイクルがリ
ードサイクルの場合にはメモリから読み出される命令コ
ードまたはデータがマイクロプロセッサに読み込まれる
まで、ライトサイクルの場合はマイクロプロセッサから
のデータがメモリに書込まれるまで、マイクロプロセッ
サのバスインターフェースユニットはそのサイクルのた
めにのみデータバスを使用しなければならない、このた
め高速のマイクロプロセッサにおいてメモリのリード／
ライトの時間を少くするためには高速のメモリが必要で
あるとか、複雑な回路が必要であるという欠点があった
。
式は、マイクロプロセッサがメモリサイクルを実行する
と、データバスは１組しかないためにそのサイクルがリ
ードサイクルの場合にはメモリから読み出される命令コ
ードまたはデータがマイクロプロセッサに読み込まれる
まで、ライトサイクルの場合はマイクロプロセッサから
のデータがメモリに書込まれるまで、マイクロプロセッ
サのバスインターフェースユニットはそのサイクルのた
めにのみデータバスを使用しなければならない、このた
め高速のマイクロプロセッサにおいてメモリのリード／
ライトの時間を少くするためには高速のメモリが必要で
あるとか、複雑な回路が必要であるという欠点があった
。
本発明のマイクロプロセッサのデータバス駆動方式はマ
イクロプロセ・Ｉすのバスインターフニスユニ・ソｌ〜
にメモリリード／″ライト時にだけ同時に作動する２組
のデータバスのドライバ／レシーバと、この２組のデー
タを交互に内部に取り込んだり、外部に出力するための
タミング信号を生成するための制御回路とを備えたバス
インターフェースユニ・・／１−を有している２〔実施
例〕 次に、本発明について図面を参照して説明する。 第１
図は本発明の一実施例を示す。第１図において、本発明
の一実施例はデータバスを２組具ＩＱ ”Ｊ−るバスイ
ンターフェースユニットを持つマイクロプロセ・ｌすの
データベース駆動方式で、システムメモリをり−１−′
ライ１〜する２組のデータバスのドライバ、ルシーバ２
１．２２と、この２組めデータバス２１．２２を同時に
動ｆｔＥさせかつこの２組のデータバス２１．２２の調
停を行なう制御部回路２３とを備えたバスインターフェ
ースユニ・ソト２０を有している。
イクロプロセ・Ｉすのバスインターフニスユニ・ソｌ〜
にメモリリード／″ライト時にだけ同時に作動する２組
のデータバスのドライバ／レシーバと、この２組のデー
タを交互に内部に取り込んだり、外部に出力するための
タミング信号を生成するための制御回路とを備えたバス
インターフェースユニ・・／１−を有している２〔実施
例〕 次に、本発明について図面を参照して説明する。 第１
図は本発明の一実施例を示す。第１図において、本発明
の一実施例はデータバスを２組具ＩＱ ”Ｊ−るバスイ
ンターフェースユニットを持つマイクロプロセ・ｌすの
データベース駆動方式で、システムメモリをり−１−′
ライ１〜する２組のデータバスのドライバ、ルシーバ２
１．２２と、この２組めデータバス２１．２２を同時に
動ｆｔＥさせかつこの２組のデータバス２１．２２の調
停を行なう制御部回路２３とを備えたバスインターフェ
ースユニ・ソト２０を有している。
この一実施例を１６ビヅＩ・マイクロプロセ・・ｌすで
説明するとバスインターフェースユニ・ソ１−２０のデ
ータバスドライバ／レシーバ２１はマイクロブロセ・ソ
サがメモリの下位の１６ビ・ソトをリード２′ライトす
る場合、およびメモリ以外の池のバスサイクルで動作し
データバスドライバ／レシーバ２２はマイクロプロセッ
サがメモリの上位の１６ビツトをリード／ライトする場
合だけ動作する。
説明するとバスインターフェースユニ・ソ１−２０のデ
ータバスドライバ／レシーバ２１はマイクロブロセ・ソ
サがメモリの下位の１６ビ・ソトをリード２′ライトす
る場合、およびメモリ以外の池のバスサイクルで動作し
データバスドライバ／レシーバ２２はマイクロプロセッ
サがメモリの上位の１６ビツトをリード／ライトする場
合だけ動作する。
制御回路２３はデータバスドライバ／レシーバ２１と２
２の制御信号を発生したり、マイクロプロセッサの各種
タイミング信号を生成する回路である。
２の制御信号を発生したり、マイクロプロセッサの各種
タイミング信号を生成する回路である。
第２図は本実施例のデータバス駆動方式を用いたマイク
ロプロセッサがメモリをライトする場合のタイミング図
である５第２図において、マイクロプロセッサは１サイ
クル区間内部データ、ステタス、アドレスを出力する。
ロプロセッサがメモリをライトする場合のタイミング図
である５第２図において、マイクロプロセッサは１サイ
クル区間内部データ、ステタス、アドレスを出力する。
この内部データメモリアドレスが連続、する間第１図に
おけるデータバスドライバ／レシーバ２１及び２２によ
り交互にラッチされ外部データバス１１及び１２では最
小で２サイクル区間データが有効となる。
おけるデータバスドライバ／レシーバ２１及び２２によ
り交互にラッチされ外部データバス１１及び１２では最
小で２サイクル区間データが有効となる。
以上説明したように本発明はマイクロプロセッサのバス
インターフェースユニットに２組のデータバスを持たせ
ることにより、マイクロプロセッサが連続してシステム
メモリをリード／ライトする際に現在のサイクルが終了
する以前に次のサイクルのデータを駆動することができ
るためメモリアクセスのサイクルタイムの余裕ができ、
比較適スピードの遅い安価なメモリを使用しても高速な
マイクロプロセッサの性能を引き出すことができる効果
がある。
インターフェースユニットに２組のデータバスを持たせ
ることにより、マイクロプロセッサが連続してシステム
メモリをリード／ライトする際に現在のサイクルが終了
する以前に次のサイクルのデータを駆動することができ
るためメモリアクセスのサイクルタイムの余裕ができ、
比較適スピードの遅い安価なメモリを使用しても高速な
マイクロプロセッサの性能を引き出すことができる効果
がある。
をライトする場合のタイミングを示す図である。
１０・・・・・・マイクロプロセッサ、２ｏ・旧・・バ
スインターフェースユニット、２１．２２・・目・・デ
ータバスドライバ／レシーバ、２３・・・・・・制御回
路。
スインターフェースユニット、２１．２２・・目・・デ
ータバスドライバ／レシーバ、２３・・・・・・制御回
路。
Claims (1)
- データバスを２組具備するバスインターフェースユニッ
トを持つマイクロプロセッサであつて、マイクロプロセ
ッサがシステムメモリをリード／ライトする２組のデー
タバスのドライバ／レシーバと、この２組のデータバス
を同時に動作させかつこの２組の調停を行なう制御回路
とを備えたバスインターフェースユニットを有すること
を特徴とするマイクロプロセッサのデータバス駆動方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25424288A JPH02100747A (ja) | 1988-10-07 | 1988-10-07 | マイクロプロセッサのデータバス駆動方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25424288A JPH02100747A (ja) | 1988-10-07 | 1988-10-07 | マイクロプロセッサのデータバス駆動方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02100747A true JPH02100747A (ja) | 1990-04-12 |
Family
ID=17262250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25424288A Pending JPH02100747A (ja) | 1988-10-07 | 1988-10-07 | マイクロプロセッサのデータバス駆動方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02100747A (ja) |
-
1988
- 1988-10-07 JP JP25424288A patent/JPH02100747A/ja active Pending
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