JPH02101820A - データ変換有効判定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、各種ディジタルデータを収集するシステム
において、取り込まれたデータが有効か無効かの判別信
号をデータとして付加出力するデータ変換有効判定回路
に関するものである。

〔従来の技術〕

従来のこの種の回路のブロック図を第４図に示す、同図
において２は入力信号ｌをディジタルデータに変換する
Ａ／Ｄ　（アナログ／ディジタル）変換器、Ｓ／Ｄ　Ｃ
シンクロ／ディジタル）変換器等のデータ変換器、３は
データ変換器２から出力される変換ディジタルデータ、
４は変換ディジタルデータ３を取り込む変換データレジ
スタ、５はデータ変換器２がデータ変換中に出力するＢ
ｕｓｙ（変換中）信号、６はＢｕｓｙ信号５を利用し、
変換データレジスタ４へ適切なタイミングでトリガ信号
７を出力するタイミングフリップフロップ、８はＢｕｓ
ｙ信号５が出力されたことを検出し、データ有効信号９
を出力する検出フリップフロップ、１０はデータ有効信
号９と変換データレジスタ４の出力する確定ディジタル
データ１１を取り込む同期レジスタ、１２は中央処理装
置（ＣＰ　Ｕ）からのデータ出力命令、１３は基準タイ
ミング１５により同期を取った同期出力命令、１４は同
期出力命令１３により同期レジスタ１０から出力される
出力ディジタルデータ、１６は同期出力命令１３により
同期レジスタ１０から出力される出力データ有効信号、
１７はリセット信号である。

次に動作について説明する。変換前の入力信号１はデー
タ変換器２で変換され変換ディジタルデータ３となる。

データ変換器２はデータを変換中にＢｕｓｙ　（変換中
）信号５を出力する。変換後の変換ディジタルデータ３
が安定し、確定データとなるのは、Ｂｕｓｙ信号５が無
効となってから一定時間後のため、タイミングフリップ
フロップ６によりＢｕｓｙ信号５を検出し、さらに基準
タイミング１５により一定時間遅延させた後、トリガ信
号７を出力し、確定となった変換ディジタルデータ３を
変換データレジスタ４に取り込むようになっている。

パワーオンの時、各レジスタ４．１０の内容は不確定で
、ディジタルデータ１１．１４は無効データである。こ
のためＣＰＵからの出力命令１２及び、基準タイミング
１５により同期した同期出力命令１３により、同期レジ
スタ１０が出力した出力ディジタルデータ１４が無効で
あることを示すため、パワーオンの時に出力されるリセ
ット命令１７により、検出フリップフロップ８はデータ
有効信号９を無効にして同期レジスタ１０へ送っている
。

以上のようにこの回路では、パワーオンの時には、デー
タ有効信号９を無効とし、データ変換器２が一回でもｌ
３ｕｓ　ｙ信号５を出力した後は、これをタイミングフ
リップフロップ６を介して検出フリップフロップ８で検
出し、データ有効信号９を出力するため、ＣＰＵは常に
変換後のディジタルデータを読むことができる。

〔発明が解決しようとする課題〕

従来のデータ変換有効判定回路は以上のように構成され
ているので、パワーオンの時に出力されるリセット信号
１７が解除された後、入力信号１にまったく変化がな（
、データ変換器２がＢｕｓｙ（変換中）信号５を出力し
なければ、検出フリップフロップ８はＢｕｓｙ信号５を
検出できず、データ有効信号を無効出力したままとなり
、ディジタルデータ３．１１．１４は確定データである
にもかかわらず、ＣＰＵは何度でも出力命令１２を出し
続け、次のステップへ進めず時間がかかるなどの問題点
があった。

この発明は上記のような問題点を解消するためになされ
たもので、入力信号にまったく変化がない場合でも、確
定データであればＣＰＵに正しいデータを読み込むこと
ができるともに、少ない回路で構成できるデータ変換有
効判定回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るデータ変換有効判定回路は、検出フリッ
プフロップの出力すべきデータ有効信号の出力を、１３
ｕｓｙ信号の検出のみによるのではな（、タイミングフ
リップフロップの２箇所から出力される信号の検出によ
り行うようにしたものである。

〔作用〕

この発明においては、パワーオン時に出力されるリセッ
ト信号１７の解除後には、データ変換器２の出力するＢ
ｕｓｙ信号５のあるなしにかかわらず、該Ｂｕｓｙ信号
５の遅延信号に基づき、確定した変換ディジタルデータ
３を変換データレジスタ４に取り込んだ後は、データ有
効信号９として有効信号を出力する。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例によるデータ変換有効判定
回路のブロック図であり、図において前記従来回路と同
一符号は同−又は相当部分を示す。

同図において１８はタイミングフリップフロップ６のＱ
Ｃ，Ｑ端子出力のＡＮＤをとるＡＮＤ素子である。１９
はタイミングフリップフロップ６のＱＣ端子出力の第１
遅延Ｂｕｓｙ信号である。

次に第１図の回路の動作について説明する。変換前の入
力信号１はデータ変換器２で変換され、変換ディジタル
データ３となる。データ変換器２はデータ変換中にＢｕ
ｓｙ（変換中）信号５を出力する。変換後の変換ディジ
タルデータ３が安定し、確定データとなるのは、Ｂｕｓ
　ｙ信号５が無効となってから一定時間後であるため、
タイミングフリップフロップ６はＢｕｓｙ信号５を検出
したときは、基準タイミング１５のタイミングに第１遅
延Ｂｕｓｙ信号１９を出力し、さらにこれに基づき第２
遅延Ｂｕｓｙ信号であるトリガ信号７を出力することに
よって上記Ｂｕｓｙ信号５の検出後、一定時間遅延させ
た時点、即ち、トリ力信号７の立ち上がり時点で、確定
となった変換ディジタルデータ３を変換データレジスタ
４に取り込む。

次に第２図のタイミングチャートを参照して説明する。

パワーオン時のリセット信号１７で検出フリップフロッ
プ８はデータ有効信号９を同期レジスタ１０に無効出力
する。この時にＣＰＵからの出力命令１２をタイミング
フリップフロップ６で検出すると、基準タイミング１５
でサンプリングした同期出力命令１３により同期レジス
タ１０は出力ディジタルデータ１４及び出力データ有効
信号１６を出力するが、データは無効であることが分か
る。

リセット信号１７の解除時にデータ変換器２が入力信号
１を変換中でＢｕｓｙ信号５が有効の場合（第２図（ａ
ｌ）、第１回目のトリガ信号７で変換データレジスタ４
は変換ディジタルデータ３をラッチするが、この時、デ
ータ有効信号９は無効である。第２回目のトリガ信号７
はＢｕｓｙ信号５が無効となった後一定時間後に出力さ
れるため、変換データレジスタ４は確定データをランチ
し、その後データ有効信号９は有効となる。

リセット信号１７の解除時にはデータ変換器２は確定デ
ータを出力しており、Ｂｕｓｙ信号５が無効の場合（第
２図（ｂ））、第１回目のトリガ信号７で変換データレ
ジスタ４は確定した変換ディジタルデータ３をラッチし
、その後データ有効信号９は有効となる。第２回目のト
リガ信号７はＢｕｓｙ信号５が無効となった後一定時間
後に出力されるため、変換データレジスタ４は確定した
変換ディジタルデータ３をラッチする。

なお、上記実施例では、データ変換器が自ら出力するＢ
ｕｓｙ　（変換中）信号をデータ有効か無効かを判定す
るためのトリガ信号としていたが、データが変換中であ
ることを検出する回路を別に設けた一般のデータライン
に用いてもよく、上記実施例と同様の効果を奏する。

このような構成を有する本発明の他の実施例を第３図に
示す。同図において、２０は変換ディジタルデータ３か
らデータ変換中であることを検出するデータ変換検出回
路、２１はその出力であるデータ変換中信号であり、こ
れはＡＮＤ素子■８とタイミングフリプフロソプ６とに
入力されている。

〔発明の効果〕

以上のように、この発明によれば、データが有効か無効
かの判定を、データ変換器の出力するＢｕｓｙ信号その
ものの検出によってではなく、フリップフロップで出力
される２つの遅延Ｅ３ｕｓｙ信号の検出によって行うよ
うに構成したので、パワーオン時のリセット信号解除時
に、ディジタルデータが確定していれば、レジスタでラ
ッチした後、データ有効信号が出力されるため、ＣＰＵ
に対して、正しいデータであることを確かに伝えられる
効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデータ変換有効判定
回路を示すブロック図、第２図はこの発明の動作を示す
タイミングチャート図、第３図はこの発明の他の実施例
によるデータ変換有効判定回路を示すブロック図、第４
図は従来のデータ変換有効判定回路を示すブロック図で
ある。 １・・・入力信号、２・・・データ変換器、３，１１゜
１４・・・ディジタルデータ、４．１０・・・レジスタ
、５−Ｂｕｓｙ信号（第１遅延Ｂｕｓｙ信号）、６・・
・タイミングフリップフロップ（タイミング検出手段）
、８・・・検出フリップフロップ（有効信号出力手段）
、７・・・トリガ信号、９，１６・・・データ有効信号
、１２．１３・・・出力命令、１５・・・基準タイミン
グ、１７・・・リセット信号、１８・・・ＡＮＤ素子、
１９・・・第１遅延Ｂｕｓｙ信号、２０はデータ変換検
出回路、２１はデータ変換中信号である。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）各種ディジタルデータを収集するシステムにおけ
   るデータ変換有効判定回路において、入力信号をディジ
   タルデータに変換するディジタル変換器と、 該変換器による変換データを取り込む変換データレジス
   タと、 上記変換器がデータ変換中であることを示す変換中信号
   を検出し、上記変換データレジスタにデータを取り込む
   ためのトリガ信号を出力するタイミング検出手段と、 上記タイミング検出手段の出力に基づき上記変換データ
   レジスタの内容が有効か無効かの判定を行い、上記変換
   中信号が無効となった後一定時間経過後には有効信号を
   出力する有効信号出力手段と、 上記変換データレジスタからの確定データと有効信号と
   を同期をとって出力する同期レジスタとを備えたことを
   特徴とするデータ変換有効判定回路。