JPH02236736A - デイジタル入力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ディジタル信号の入力回路に関し、 入力データの変化点における不定領域を無効データとす
ることによって、入力データの信卸度を向上できるよう
にすることを目的とし、入力ディジタルデータを保持す
るバ７ファレジスタと、該バッファレジスタの出力を保
持する第２のバッフ１レジスタと、前記パフファレジス
タの入力側に設けられたフィルタ回路の時定数とほぼ等
しい周期のクロックを発生するサンプリングクロック回
路と、前記両バッファレジスタの出力の一致を検出する
比較回路とを備え、前記クロックによって前記両バッフ
ァレジスタにおいて人力データを順次保持させるととも
に、前記比較回路における一敗検出時該一敗が検出され
たデータを有効データとして出力することによって構成
する。

〔産業上の利用分野〕

本発明はディジ．タル信号の入力回路に係り、特にコン
ピュータを用いたデータ処理装置の人出力（Ｉ／Ｏ）部
において、入力情ｆ碌の変化点における誤データ入力を
防止するディジクル入力回路に関するものである。

複数個所からの外部データを収集するテレコントロール
システムやテレメータシステムにおい゛ζは、センサか
ら得られた例えば雨量や風速等に関するディジタルデー
タを子局を通じて親局に集め、コンピュータを用いたデ
ータ処理装置によって所要のデータ処理を行うが、この
場合コンピュータ等で取り扱う入力データの信頼度が強
く求められる． このようなデーダ装置では、中央処理装置（ＣＰＵ）が
Ｉ／Ｏユニットを介して読み込むデイジタル情報がパラ
レルデータであり、かつセンサにおけるデータの変化が
非同期に発生する場合には、データを取り込むタイミン
グによってはデータの変化点をとらえてしまうため誤デ
ータ入力を生じることがある。この場合に人力情報が例
えば数値情ＩｌｌＣＢＣＤコード）であったときは、誤
データ入力によってデータ処理の結果に影古を受け、重
大なトラブルに発展する恐れがある。

そごで入力ディジタル情報の変化点における誤データ入
力を防止することができる、ディジタル入力回路が要望
される． 〔従来の技術〕 第４図は従来のディジタル入力回路の構成例を示したも
のであり、第５図はその動作をタイムチャートによつ゜
ζ示したものである。

図示されないＣＰＵからのアクセス時、アドレスコンパ
レータ２はＣＰＵからのアドレスイ言号、リード信号（
ａｌおよびＳＥＴ信号に応じて内部のアドレスと比較し
て一敗したとき、バッファレジスタ３に対するセット信
号（ｂ）を発生する。一方、ディジタル入カデータＤ．
　−Ｄ，，，は時定数ｔのフィルタ回路１を経て入力デ
ータのノイズおよびリレー接点のチヤタリングを除去さ
れる。フィルタ回路１の出力は、セット信号Ｔｂ）に応
じてバッファレジスタ３に読み込まれる。

いま入力データが八からＢに変化すると、その変化点で
はフィルタ回路の時定数Ｌに相当する時間の不安定領域
Ｘを生じる。従ってセット信号（ｂ）がこの領域で発生
した場合には、バッファレジスタ３には変化点のデータ
″Ｘ”がセットされることになり、従ってバッファレジ
スタ３からＣＰＵに読み出されるデータは、データ“Ｂ
”であるべきものが誤データ″Ｘ”に変化する． このような誤データ入力の対策として従来は、第５図（
１）に示すようにデータ出力をそのままｃｐＵが読みと
って前回値との比較を行い、その差分が所定値以内であ
るかどうかの判定を行うことによって誤データであるか
否かの判断を行い、誤データと判断されたときは、ＣＰ
Ｕが対象とするディジタル入力回路に対して再リードを
行うＪ；うにしていた。

また別の方法として、ディジクル入力データの一部とし
てデータの変化点を示ずＢＵＳＹ信号を付加し、第５図
（２）に示すようにバッファレジスタ３のセット信号（
ｂｌが発生したときＢＵＳＹ信号がオンの状態であった
ときは、ＣＰＵがこの情報を読み取ることによって対象
とするディジタル入力回路に対して再リードを行うよう
にしていた。

〔発明が解決しようとする課題〕

ディジタル入力回路における誤データの判断をｃｐｕが
行う前者の方法では、ＣＰＵ側の負荷が重くなり処理能
力が低下するという問題がある。

またＢＵＳＹ信号によってデータの変化点をＣＰＵに示
す後者の方法では、入力データの供給側にＢＵＳＹ信号
を発生して付加する機能を有することが必要であるが、
すべての入力データにＢＵＳＹ信号が付加されていると
は限らないという問題がある． 本発明はこのように従来技術の課題を解決しようとする
ものであって、ディジタル入力回路において、ＣＰＵの
処理能力を低下させることなく、かつ人力データの供給
側で有効データを示す信号を付加する必要なしに、有効
データのみをＣＰＵに対して出力することができるよう
にすることを目的としている。

〔課題を解決しようとする手段〕

本発明のデータ入力回路は第１図にその原理的構成を示
すように、バッファレジスタ３と．第２のバッツァレジ
スタ４と、サンプリングク１コック回路７と、比較回路
５とを備え、ザンブリングクロツタ回路７のクロックに
よって両バクファレジスタ３，４において入力データを
順次保持させるとともに、比較回路５における一敗検出
時この一致が検出されたデータを有効データとして出力
するようにしたものである。

ここでバッファレジスタ３は、入力ディジタルデータを
保持するものである。

第２のバッファレジスタ４ほ、このバッツァレジスタ３
の出力を保持するものである。

サンプリングクロック回路７は、バッフプレジスタ３の
入力側に設けられたフィルタ回路１の時定数とほぼ等し
い周期のクロックを発生するものである。

比較回路５は、両バッファレジスタ３．４の出力の一致
を検出するものである。

〔作　用〕

ディジタル信号はフィルタ回路１を経て入力され、バッ
ファレジスタ３とこれに従続する第２のバッファレジス
タ４に一定周期のクロックに応じて順次保持される。こ
の場合のクロックはフィルタ回路１の時定数とほぼ等し
い周期を持ったものである。

そして両バッファレジスタ３．４に保持されたデータを
比較回路５において比較して同じデータであるかどうか
をみる。

この場合バッファレジスタ３，４における両データのサ
ンプリングのタイミングは、入力データの供給側で生じ
たデータの変化点によってフィルタ回路１の出力におい
て発生する不定領域とほぼ等しい時間ずれているので、
データの変化点をサンプリングした場合には両バッファ
レジスタのデータは同データとはならない。そこで比較
回路５に出力によってゲート６を閉じるので、バッファ
レジスタ４のデータは出力されず無効データとなる。

一方、両データが同データである場合は変化点ではない
ので有効データとして、ゲート６を開いてバッファレジ
スタ４のデータをＣＰＵ側へ送出する。

このように本発明のデイジタル入力回路では、入力デー
タの供給側で生じたデータの変化点における誤データは
無効データとして棄てられ、データを収集するコンピュ
ータ等のデータ処理装置に入力されないので、データ処
理装置で取り扱う入力データの信顧度を高めることがで
きるようになる。

〔実施例〕

第２図は本発明の一実施例を示したものであって第４図
におけると同じものを同じ番号で示し、４はバッファレ
ジスタ、５は比較回路、６はバス出力ゲート、７はサン
プリングクロック回路、８，９はＡＮＤ回路、１０はイ
ンバータである。

また第３図は第２図の回路における各部信号を示すタイ
ムチャートである． ＣＰＵからのアクセスにより、アドレスコンパレータ２
はＣＰＵからのアドレス信号、リード信号およびＳＩＥ
Ｔ信号に応じて内部のアドレスと比較し、一致したとき
イネーブル（ＥＮＢ）信号（ａｌを発生する。サンプリ
ングクロック回路７はＥＮＤ｛３号（ｉｌｌが入力され
たとき、一定周期（ここではフィルタ回路ｌの時定数Ｌ
に近い値とする）でクロック信号を出力する。

一方、比較回路５はＥＮＢ信号（＋１）を入力されたと
き、バッファレジスタ３の出力■と、バッファレジスタ
４の出力■との間で■≠■の条件がとれているとき出力
（ｄｌを発生し、これによってＡＮＤ回路８を経てサン
プリングクロック（ｂ）をバッファレジスタ３．４に与
える。これによってバッファレジスタ３．４はデータセ
ットを行う。．この際、バッファレジスタ４はバッファ
レジスク３と同じセットタイミングでバッファレジスタ
３の出力データ■の出力をセットするので、第３図のタ
イムチャートに示すように１クロック遅れたデータ■を
出力する。

比較回路５はデータのとデータ■の比較を行って、■一
〇の条件がとれたとき出力（Ｃ）を発生する。

これによってバス出力ゲー１−　６が開いてデータ（［
１がＣＰＵバス上に出力される。このとき出力（（＋）
はオフとなりＡＮＤ回路８からのサンプリングクロック
（ｂ）の出力が停止するので、バッフプレジスタ３．４
のデータは変化しない． 次に出力（Ｃ）とＥ　Ｎ　Ｄ　（，ｔｑ　（ａ）とによ
って、ＡＮＤ回路９から応答（ＡＫＩ）信号（ｃ）が発
生してｃｐＵへ送られる．これによってＣＰＵはデータ
の読み込みを行う。読み取りの終了によってＣＰＵのリ
ード信号がオフになるとアドレスコンパレータ２からの
ＥＮＢ信号ｔａ＋がオフとなり、ＡＫ！信号（Ｃ１がオ
フになるとともに、インバータ１０を経てＥＮＢ信号が
バッツ１レジスタ３に与えられることによって、バフフ
ァレジスタ３はリセットされる。

これによつ”ζの≠■の条件がとれるようになるので、
出力（Ｃｌはオフとなりデータ出ノＪ　（ｆ）が終了し
て一連のＣＰＵリード゛１クセスが終了するとともに、
出力（ｄｌがオンになってＣＰＵのアクセス待ちの状態
になる。

このようにＣＰＵからのデータリード時、一定周期でデ
ータのサンプリングを行って、そのｌクロック経過の前
後におけるデータの比較を行い、２クロック期間連続し
て同じデータになった場合に有効なデータとして出力し
、入力データのフィルタ不定領域のために同じデータに
ならなかったときは無効解データとしての出力しないよ
うにしたので、正しいデータのみをＣＰＵに対して出力
することができる。

（発明の効果〕 以上説明したように本発明においては、ＣＰＵリードの
際にある一定周期でデータのサンプリングを行って、連
続した周期にわたって同データを検出したときのみ有効
データとするようにしたので、入力データの変化点にお
ける不安領域のデータは無効データとして出力されない
。

従って本発明のデイジタル入力回路によれば、データの
信頼度が向上するとともにＣＰＵの負担が軽減され、さ
らに入力データ供給側におけるＢＵＳＹ信月発生等の機
能付加が不必要となり、データ処理装置等の信φ■度向
上に寄与するところが大きい。

３．４・・・バッツァレジスタ ５・・・比較回路 ６・・・バス出力ゲート ７・・・サンプリングクロック回路 ８．９・・・ＡＮＤ回路 １０・・・インバータ

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例を示す図、 第３図は第２図の回路における各部信号を示すタイｌ１
チャート、 第４図は従来のディジクル入力回路の４１）Ｔ成例を示
す図、 第５図は第４図の回路の動作を示すタイムチャートであ
る。 ｌ・・・フィルタ回路、 ２・・・アドレスコンバータ 特許出願人　　　富　士　通　株式会社代理人　弁理士
　玉　蟲　久五郎 （外ｌ名） 本発明の厚理的構成を示す図 第 図 第２図の回路における各部信号を示すタイムチャート第 図 トベ 第 図

Claims (1)

1. 【特許請求の範囲】 入力ディジタルデータを保持するバッファレジスタ（３
   ）と、 該バッファレジスタ（３）の出力を保持する第２のバッ
   ファレジスタ（４）と、 前記バッファレジスタ（３）の入力側に設けられたフィ
   ルタ回路（１）の時定数とほぼ等しい周期のクロックを
   発生するサンプリングクロック回路（７）と、前記両バ
   ッファレジスタ（３）、（４）の出力の一致を検出する
   比較回路（５）とを備え、 前記クロックによつて前記両バッファレジスタ（３）、
   （４）において入力データを順次保持させることもに、
   前記比較回路（５）における一致検出時該一致が検出さ
   れたデータを有効データとして出力することを特徴とす
   るディジタル入力回路。