JPS6267603A

JPS6267603A - パルス計測装置

Info

Publication number: JPS6267603A
Application number: JP20841185A
Authority: JP
Inventors: Hideo Abe; 安部　秀夫; Yukio Maehashi; 幸男前橋; Shigeo Katori; 香取　重雄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-09-19
Filing date: 1985-09-19
Publication date: 1987-03-27
Anticipated expiration: 2011-02-07
Also published as: JPH0812561B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、外部機器の制御を行なうために入力信号の位
相差を測定するパルス計測装置を内蔵した情報処理装置
に関する。

〔従来の技術〕

近年、マイクロコンピュータはＬＳＩ技術の進歩により
高集積化が進み、ＤＭＡ、タイマ／カウンタ、シリアル
インターフェース、ボート、Ａ／Ｄ変換器などの周辺ハ
ードウェアがワンチップに搭載されるようになった。そ
の中でも、パルス入出力装置を備えたものはＶＴＲ、ビ
デオディスク、ＣＤ等の民生分野およびプリンタ、プロ
ッタ、フロッピーディスクなどのＯＡ分野の双方におい
て、モータなどを制御するためのものとして不可欠なも
のである。特に、パルス計測装置は外部機器が出力する
各種のパルス信号を計測するもので、回転数制御１回転
方向制御等の制御を行なう上で非常に重要である。

第４図はパルス計測装置を内蔵したマイクロコンピュー
タの従来例のブロック図である。

本従来例では、マイクロコンピュータ１００はパルス入
力信号線（以下、千ヤネルと記す）１とチャネル２に入
力したパルスの立下がりエツジを検出し、チャネル１と
チャネル２に入力するパルスの位相差を求める。この際
、チャネル１とチャネル２に入力するパルスの相対的な
関係を知ることができるように、チャネルｌの入力パル
スの立下がりエツジをチャネル２の入力パルスの立下が
りエツジより先に検出した場合は、位相差を正で表わし
、チャネル２の入力パルスの立下がりエツジをチャネル
１の入力パルスの立下がりエツジより先に検出した場合
には、位相差を負で表わす処理を行なう。

マイクロコンピュータ１００は、実行部１０１、プログ
ラムメモリ２００、データメモリ３００、割込み制御部
４００、パルス入力装置５００を有し、これらは全て内
部バス７００を介して互いに接続されている。実行部１
０１はプログラムカウンタ（以下、ＰＣと記す）　１０
２　、プログラムステータスワード（以下、ＰＳＷと記
す）１０４および汎用レジスタセット１０５を有する。

データメモリ３００には、ＰＣ１０２、ＰＳＷ１０４　
、汎用レジスタセット１０５（以下、ステータスと記す
）の内容を退避させるステータス退避領域３９１、前回
キャプチャした値を一時保持するキャプチャ値格納領域
３５１、演算結果格納領域３６１、ソフトウェアフラグ
領域３８１がソフトウェアによって設定されている。ソ
フトウェアフラグ領域３８１には、チャネル１とチャネ
ル２に入力したパルスの立下がり検出の順序を知るため
に、チャネル１およびチャネル２に対応してソフトウェ
アフラグ３８２およびソフトウェアフラグ３８３が設定
され、これらのソフトウェアフラグ３８２．３８３は、
システム起動における初期化段階で“０″になるものと
する。割込み制御部４００は、後述の立下がりエツジ検
出信号線５３１．５３２を介して立下がりエツジ検出信
号を受けると、それぞれ割込み制御線４０１．４０２を
アクティブにして実行部１０１に割込み要求を通知する
。

パルス入力装置はチャネル１．チャネル２を介して外部
からパルス信号を入力するもので、所定のカウントクロ
ックをカウントするフリーラニング力つンタＦ　ＲＣ５
１１，５２＋と、カウントしたデータを一時保持するキ
ャプチャレジスタ５．１２．５２２と、チャネル１．チ
ャネル２のレベル検知およびチャネル１、チャネル２に
入力したパルス信号の立下がりエツジを検出し割込み制
御部４００に立下がりエツジ検出信号を出力するパルス
制御回路５４０　を有する。

本従来例は入力チャネル数が２本の場合であるが、外部
機器の制御対象が複数になり、パルス入力装置を多チャ
ネル化して複数の制御を同時に行なう必要が生じた場合
は、本従来例と同一構成のパルス入力装置で多チャネル
化される。

次に、第４図を参照して各ハードウェアの動作を説明す
る。

パルス入力装置５００のパルス制御回路５４０はチャネ
ルｌの立下がりエツジを検出すると、この検出タイミン
グに同期してＦＲＣ５１１の値をキャプチャレジスタ５
１２に格納し、立下がりエツジ検出信号を出力して１回
のキャプチャ動作が終了したことを割込み制御部４００
に通知する。同様に、パルス制御回路５４０がチャネル
２の立下がりエツジを検出すると、この検出タイミング
に同期してＦ　ＲＣ５２１の値をキャプチャレジスタ５
２２に格納し、立下がりエツジ検出信号５３２を出力す
る。割込み制御部４００は、立下がりエツジ検出信号５
３１が入力すると割込み制御線４０１をアクティブにし
、立下がりエツジ検出信号５３２が入力すると割込み制
御線４０２をアクティブにして実行部１０１に割込みを
要求する。実行部１０１は、通常Ｐ　Ｃ１０２がアドレ
スするプログラムメモリ２００上の命令を読出して実行
し、処理データはデータメモリ３００上に格納するが、
１命令の実行が終了する毎に割込み制御線４０１．４０
２をサンプルし、インアクティブであれば、前記の動作
を繰り返し、割込み制御線４０１．４０２がアクティブ
であれば、キャプチャしたデータを転送あるいは演算処
理するキャプチャ終了割込み処理を実行する。

次に、第５図のフローチャートを参照してソフトウェア
処理について説明する。

まず、割込み制御線４０１がアクティブになった場合に
ついて説明する。

実行部１０１は、１命令の実行が終了すると割込み制御
線４０１．４０２をサンプルし、割込み制御線４０１、
４０２がアクティブであれば、割込み処理に移り現在実
行中のプログラムの状態を保持するためにステータス情
報をステータス退避領域３９１に退避する（処理１）。

続いて、割込み処理プログラムが起動される。割込みサ
ービスプログラムは、まずソフトウェアフラグ退避領域
３８１からソフトウェアフラグ３８２．３８３を読出し
く処理？）、次に割込み制御線４０１がアクティブかど
うかをチェー７りしく処理３）、割込み制御線４０１が
アクティブであればチャネル２に対応したソフトウェア
フラグ３８３をチェックする（処理４）。もし、ソフト
ウェアフラグ３８３が０″であれば、パルス制御回路５
４０はチャネル１の立下がリエッジを検出する以前には
チャネル２の立下がりエツジを検出していないので、キ
ャプチャレジスタ５１２の値をキャプチャ値格納領域３
５１に転送して（処理６）パルス制御回路５４０がチャ
ネルｌの立下がりエツジを検出したことを示すソフトウ
ェアフラグ３８２を“°１″にする（処理７）、その後
、ステータス情報をステータス退避領域３９１から復帰
して（処理８）、キャプチャ終了割込みサービスプログ
ラムを終了してメインプログラムの実行に戻る。もし、
ソフトウェアフラグ３８３が“１″であれば、すでにパ
ルス制御回路５４０はチャネル２の立下がりエツジ信号
を検出している。したがって、チャネル２の立下がりエ
ツジ検出タイミングで保持したキャプチャレジスタ５２
２の値はキャプチャ値格納領域３５１に格納されている
ので、（キャプチャ値格納領域３５１の値）から（キャ
プチャレジスタ５１２の値）を減算し、演算結果を演算
結果格納領域３８１に格納しく処理９）、ソフトウェア
フラグ３８３を“Ｏ”にする（処理１０）。この後ステ
ータスを復帰して（処理１１）、キャプチャ終了割込み
によって得られた演算結果をもとにして処理を行なうキ
ャプチャ完了割込み要求を発生する（処理１２）。続い
て、割込み制御線４０２がアクティブになった場合につ
いて述べる。この場合は、前述した割込み制御線４０１
がアクティブになった場合と同様にして割込み処理プロ
グラムが起動される。

割込みサービスプログラムは、まずソフトウェアフラグ
３８１かもソフトウェアフラグ３８２．３８３を読出し
く処理２）、割込みサービスプログラムでチャネルｌに
対応して割込み制御線４０２がアクティブかどうかをチ
ェックしく処理３）、割込み制御線４０２がアクティブ
であればソフトウェアフラグ３８２をチェックする（処
理５）。

ソフトウェアフラグ３８２がＯ”であれば、パルス制御
回路５４０はチャネル２の立下がりエツジを検出する以
前にはチャネルエの信号の立下がりエツジを検出してい
ないので、キャプチャレジスタ５２２の値をキャプチャ
値格納領域３５１に転送する（処理１３）。また、パル
ス制御回路５４０がチャネル２の立下がりエツジを検出
したことを示すソフトウェアフラグ３８３を１”にしく
処理１４）、ステータスを復帰して（処理１５）プログ
ラムの実行に戻る。ソフトウェアフラグ３８２が１″′
であれば、チャネル１の立下がりエツジ検出タイミング
で保持したキャプチャレジスタ５１２の値は、キャプチ
ャ値格納領域３５１に格納されているので（キャプチャ
レジスタ５２２の値）から（キャプチャ値格納領域３５
１の値）を減算し、演算結果を演算結果格納領域３６１
に格納する（処理１６）０次に、ソフトウェアフラグ３
８２を０”にしく処理１７）、ステータスを復帰（処理
１１）シた後、キャプチャ完了割込み要求を発生する（
処理１２）。

以上の処理により、チャネルｌに入力する信号とチャネ
ル２に入力する信号の位相差を計測でき、しかも位相差
の符号により、チャネルＩに入力する信号とチャネル２
に入力する信号のどちらが進んでいるか識別できる。

〔発明が解決しようとする問題点〕

上述した従来のパルス計ＩＪＡ装置は、キャプチャした
値を転送または演算する処理を割込みによるソフトウェ
ア処理で実行しているため、キャプチャが行なわれる毎
にｐｃ、ｐｓｗ、汎用レジスタの退避を行ない、かつ割
込み処理の中でソフトウェアフラグによる条件分岐によ
って割込み処理を行ない、割込み処理終了後、再びＰＣ
，ＰＳＷ、汎用レジスタを復帰する処理が必要となり、
制御対象が多くなった場合などは、ＰＣ，ＰＳＷ、汎用
レジスタの退避、復帰等の処理が多くなり、実行部がこ
れらの本来目的としない処理に費やす時間が多くなり、
実行部の処理能力が低下するという欠点があり、また、
多くの制御対象に対応するためにチャネルを増設すると
、チャネル数と同数のフリーランニングカウンタおよび
キャプチャレジスタを設けねばならず、配線の複雑化等
も伴なってハードウェア量が膨大なものになるという欠
点がある。

〔問題点を解決するための手段〕

本発明のパルス計測装置は、少なくとも、中央処理装置
とデータを記憶するデータメモリとパルス入力装置を単
一半導体基盤上に集積した半導体情報処理装置において
、前記パルス入力装置は、複数のパルス信号の入力タイ
ミングを測定すると共に、前記中央処理装置に、前記複
数のパルスの入力タイミングの計測終了毎に、計測終了
処理要求を出力し、前記中央処理装置は、前記パルス計
測終了処理要求により、プログラムの実行状態を示すス
テータス情報を保持したままプログラムの実行を中断し
、前記パルス入力装置の情報をもとに、前記測定データ
の演算・処理および前記データメモリへのデータ格納処
理を実行した後、前記中断していたプログラムの実行処
理を再開することを特徴とする。

このように、割込みによらずにキャプチャした値を転送
あるいは演算することにより、キャプチャがキャプチャ
動作を行なう毎にＰＣ，ＰＳＷ、汎用レジスタの退避、
復帰等の処理を行なわないため、入力チャネル数が増加
した場合問題となるｐｃ、ｐｓｗ、汎用レジスタの退避
、復帰等の、本来目的としない処理に費やす時間を減ら
し、実行部の使用効率を向上させることができ、また入
力チャネル数が増加した場合、マクロサービスチャネル
を設定するだけで容易に多数の入力チャネルに対応でき
、ＦＲＣまたはキャプチャレジスタの増設をしないで済
むため、使用するハードウェア量を節約できる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は１本発明のパルス計測装置を内蔵したマイクロ
コンピュータの一実施例を示すブロック図、第２図は第
１図中のパルス入力装置６００のブロック図、第３図は
パルス入力装置６００のＩ１０要求制御部９００のタイ
ミングチャートである。

マイクロコンピュータ１００は実行部１０１．Ｉ１０要
求制御部９００、パルス入力装置１８００を有し。

これらは内部バス７００を介して互いに接続されている
。実行部１０１は、プログラムを格納するプログラムメ
モリ２００、処理データを保持するデータメモリ３００
、次に実行するプログラムの番地を示すＰＣ１０２，算
術論理演算機能を持つ算術論理演算ユニット（以下、Ａ
ＬＵと記す）　１０３　、実行部全体の動作状態を示す
ＰＳＷ１０４．処理中のデータを保持しておく汎用レジ
スタ１０５、実行する命令を保持しておく命令レジスタ
１ｏ６、命令レジスタ１０６の内容により、実行部全体
を制御する実行制御部１０８．Ｉ１０要求を受付けるＩ
１０要求受付部１５０を有する。データメモリ３００は
、転送領域ポインタ３０１とデータ転送領域３０２を有
する。

本実施例では、転送領域ポインタ３０１にはあらかじめ
ソフトウェアでデータ転送領域３０２のアドレスを格納
しておく、Ｉ１０要求制御部９００は、後述の立下がり
エツジ検出信号を受けると、キャプチャ終了Ｉ１０要求
信号線８１０をアクティブにして、実行部１０１にパル
ス計測終了処理要求を通知する。

パルス入力装置６００は、第２図に示すようにチャネル
ｌ、チャネル２と２チヤネルのパルス信号が入力するも
ので、チャネル１、チャネル２の信号線と、フリーラニ
ングカウンタ（ＦＲＣ）８１１　と、キャプチャレジス
タ６！２と、パルス制御回路６４０　と、チャネル１ま
たはチャネル２の立下がりエツジを検出して、Ｉ１０要
求制御部９００にエツジ検出信号を出力するためのエツ
ジ検出信号線６３１　と、実行部１０１にチャネル信号
と端子レベル信号を出力するためのチャネル信号線６３
２と端子レベル信号線６３３を有している。

次に、第３図のタイミングチャートを参照してパルス入
力装置８００とＩ１０要求制御部９００の動作を説明す
る。第３図（ａ）はチャネルｌに入力するパルス信号の
位相がチャネル２に入力するパルス信号の位相より進ん
でいる場合のタイミングチャートであり、第３図（ｂ）
は、チャネル２の入力パルス信号の位相がチャネル１の
入力パルス信号の位相より進んでいる場合である。

パルス制御回路６４０は、チャネル１またはチャネル２
への立下がりエツジ検出タイミングｔｌ。

ｔ２．　ｔａ、　ｔａに同期してＦＲＣ８１１の値をキ
ャプチャレジスタ６１２へ転送し、エツジ検出信号線８
３１をアクティブにする。また、パルス制御回路６４０
は、チャネル１の立下がりエツジをｔｌまたはｔａのタ
イミングで検出すると、ｔｌ、　ｔａのタイミングに同
期して、チャネル信号線６３２と端子レベル信号線８３
３にそれぞれ“１”とチャネル２の端子レベルを出力し
、同様に、ｔ２．　ｔａのタイミングでチャネル２の立
下がりエツジを検出すると、ｔ２゜ｔａのタイミングで
チャネル信号線８３２と端子レベル信号線６３３に“Ｏ
″とチャネルｌの端子レベルを出力する。パルス制御回
路６４０がエツジ検出信号線６３１　をｔｌのタイミン
グでアクティブにすると、Ｉ１０要求制御部９００は、
キャプチャ終了Ｉ１０要求信号線９１０をｔｌに続＜ｔ
ａのタイミングでアクティブにして、パルス入力装置６
００がキャプチャ動作を終了したことを実行部１０１に
通知する。Ｉ１０要求制御部９００は、ｔ２．　ｔａ、
　ｔａに統くｔｂ、　ｔｃ、　ｔｄのタイミングにおい
ても同様にキャプチャ終了Ｉ１０要求信号線８１０をア
クティブにする。工１０要求制御部９００は、他の周辺
ハードウェアからもＩ１０要求要求先受付けるが、本実
施例では省略する。

次に、実行部１０１の動作を説明する。

Ｉ１０要求受付部１５０が、キャプチャ終了工１０要求
信号線３１０がアクティブになったことを検知すると、
実行部１０１はキャプチャ終了Ｉ１０要求処理を実行す
る０本実施例では、キャプチャ終了Ｉ１０要求を割込み
による処理ではなく、実行部１０１がプログラムの実行
を中断し、ステータス情報を保持したまま転送あるいは
演算動作を行なうことにより処理する。以下、このＩ１
０要求の処理形態をマクロサービスと記す。

本実施例のマクロサービス処理は、以下に述べる２つの
処理形態を持つ。

■転送領域ポインタ３０１が指すデータ転送領域３０２
にキャプチャレジスタ８１２の値を転送する。

■キャプチャレジスタθ１２の値から転送領域ポインタ
３０１が指すデータ転送領域３０２の内容を減算し、減
算結果の符号にチャネル信号線６３２の値をセットした
後、データ転送領域３０２に転送する。

次に第１図、第２図、第３図のタイミングチャートを参
照しＩて、マクロサービス処理を行なう際の実行部１０
１の動作を説明する。

実行部１０１は通常、プログラムメモリ２００上のＰ　
Ｃ１０２が指す番地から命令コードを読出し、命令レジ
スタ１０Ｅｉに転送し、実行制御部１０Ｂが各種制御信
号を出力してｌ命令の実行を行なっており、１命令を実
行する毎に次に実行する命令の番地にｐ　Ｃ１０２を更
新する。Ｉ１０要求受付部１５０は、１命令の完了毎に
キャプチャ終了Ｉ１０要求信号線９１０をサンプルし、
インアクティブのときは上記動作を繰り返す。

次に、ｔａのタイミングでキャプチャ終了Ｉ１０要求信
号線９１０がアクティブになった時の実行部１０１の動
作を説明する。工１０要求受付部１５０はｔａのタイミ
ングでキャプチャ終了Ｉ１０要求信号線８１０がアクテ
ィブになったことを検知すると、ｔａのタイミングでチ
ャネル信号線８３２と端子レベル信号線６３３をサンプ
ルし、端子レベル信号線６３３がｔａのタイミングにお
いてハイレベルであることより、キャプチャ終了Ｉ１０
要求が転送処理要求であることを認識し、キャプチャレ
ジスタ８１２の値の転送を行なうマクロサービスの処理
コードを命令レジスタ１０６に強制的に転送する。

実行制御部１０８は、ＰＣ１０２のアドレス更新を禁止
し、Ｐ　Ｃ１０２、Ｐ　５Ｗ１０４　、汎用レジスタ１
０５の状態を保持したまま、以下の処理を開始する。

■実行制御部１０８は、転送領域ポインタ３０１の値を
読出して、転送領域ポインタ３０１の指すデータ転送領
域３０２を選択する。

■実行制御部１０８は、キャプチャレジスタ８１２が保
持しているｔｌのタイミングにおけるＦＲＣ６１１の値
をデータ転送領域３０２へ転送する。

■ｐ　Ｃ１０２のアドレス更新禁止を解除し、元のプロ
グラムの実行動作に戻る。

次に、ｔｂのタイミングでキャプチャ終了Ｉ１０要求信
号線９１０がアクティブになった時の実行部１０１の動
作を説明する。Ｉ１０要求受付部１５０がキャプチャ終
了Ｉ１０要求信号を検知して、チャネル信号線６３２と
端子レベル信号線６３３をサンプルするまでの動作は、
ｔａのタイミングでキャプチャ終了Ｉ１０要求信号線８
１０がアクティブになった場合と同様である。Ｉ１０要
求受付部１５０は、端子レベル信号線６３３がｔｂのタ
イミングでロウレベルであることより、キャプチャ終了
Ｉ１０要求が演算処理要求であることを認識し、演算を
行なうマクロサービス処理コードを命令レジスタ１０１
３に強制的に設定する。実行制御部１０Ｂは、Ｐ　Ｃ１
０２のアドレス更新を禁止してＰ　Ｃ１０２、ＰＳＷ１
０４．汎用レジスタ１０５の状態を保持したまま、以下
の処理を行なう。

■実行制御部１０８は、転送領域ポインタ３０１の値を
読出して転送領域ポインタ３０１の指すデータ転送領域
３０２を選択する。

■実行制御部１０８は、Ａ　Ｌ　Ｕ　１０３を用いてキ
ャプチャレジスタ６１２の値からデータ転送領域３０２
の値を減算する。すなわち、ｔ２のタイミングにおける
ＦＲＣ８１１の値とｔｌのタイミングにおけるＦ　ＲＣ
８１１の値の差を求める。

■実行制御部１０８は、Ａ　Ｌ　Ｕ　１０３を用いて減
算結果の符号をチャネル信号＠８３２の値、すなわち“
０”にする。

■実行制御部１０８は、符号付きの減算結果をデータ転
送領域３０２へ転送する。

以上の処理により、ｔ２のタイミングにおけるＦ　ＲＣ
８１１の値とｔｌのタイミングにおけるＦＲＣＥｉｌｌ
の値の差、すなわちＴＩを求めることができ、Ｔ１の符
号から、チャネル１の信号の方がチャネル２の信号より
進んでいること、およびＴ１の値から位相差を知ること
ができる。そこで実行部１０１は、演算データをもとに
処理を行なうためのキャプチャ完了割込みを起動する。

ｔｃのタイミングでキャプチャ終了Ｉ１０要求信号線９
１０がアクティブになった時の実行部１０１の動作は、
前述したｔａのタイミングでキャプチャ終了Ｉ１０要求
信号線９１０がアクティブになった時の実行部１０１の
動作と同様である。また、ｔｄのタイミングでキャプチ
ャ終了Ｉ１０要求信号線９１０がアクティブになった時
の実行部１０１の動作は、チャネル信号線６３２の値が
“１”であること以外は、　ｔｂのタイミングでキャプ
チャ終了ｌ１０ｐ求信号線８１０がアクティブになった
時の実行部１０１の動作と同様である。上記の動作によ
って求まるＴ２の符号から、チャネル２の信号の方がチ
ャネル１の信号よりも進んでいること、およびＴ２の値
からチャネルｌの信号とチャネル２の信号の位相差を知
ることができる。

なお、本実施例において、チャネル数が増加した場合は
、それぞれのチャネルにデータ転送領域と転送領域ポイ
ンタを設定するだけで容易に対応が可能である。

〔発明の効果〕

以上説明したように本発明は、割込みによらずにキャプ
チャした値を転送あるいは演算することにより、キャプ
チャがキャプチャ動作を行なう毎にｐｃ、ｐｓｗ、汎用
レジスタの退避、復帰等の処理を行なわないため、入力
チャネル数が増加した場合問題となるｐｃ、ｐｓｗ、汎
用レジスタの退避、復帰等の、本来目的としない処理に
費やす時間を減らし、実行部の使用効率を向上させるこ
とができ、また入力チャネル数が増加した場合、マクロ
サービスチャネルを設定するだけで容易に多数の入力チ
ャネルに対応でき、ＦＲＣまたはキャプチャレジスタの
増設をしないで済むため、使用するハードウェア量を節
約できる等の効果がある。

【図面の簡単な説明】

第１図は本発明のパルス計測装置の一実施例を示すブロ
ック図、第２図は第１図におけるパルス入力装置６００
とＩ１０要求制御部３００のさらに詳細なブロック図、
第３図は本実施例における、パルス計測装置の動作を示
すタイミングチャート、第４図は従来例のパルス計測装
置のブロック図、第５図は従来例における割込み処理の
フローチャートである。１・・・チャネル、２・・・チャネル、１００・・・マイクロコンピュータ、１０１・・・実行部、１０２・・・プログラムカウンタ（ＰＣ）、１０３・・
・算術論理演算ユニツ）　（ＡＬＵ）、１０４・・・プ
ログラム・ステータス退避領域（ＰＳＷ）、１０５・・・汎用レジスタ、１０６・・・命令レジスタ。１０８・・・実行制御部、１５０・・・Ｉ１０要求受付部、２００・・・プログラムメモリ、３００・・・データメモリ、３０１・・・転送領域ポインタ、３０２・・・データ転送領域、３５１・・・キャプチャ値格納領域、３８１・・・演算結果格納領域、３８１・・・ソフトウェアフラグ領域、３８２・・・ソ
フトウェアフラグ（チャネル１用）、３８３・・・ソフ
トウェアフラグ（チャネル２用）、３９１・・・ステー
タス退避領域、４００・・・割込み制御部、４０１、４０２・・・割込み制御線、５００・・・パルス入力装置、５１１、５２１・・・フリーランニングカウンタ（ＦＲ
Ｃ）、５１２、５２２・・・キャプチャレジスタ・５３１、５
３２・・・ひドがリエ７ジ検出信号線・５４０・・・パ
ルス制御回路。ｅｏｏ・・・パルス入力表と。６１１・・・フリーラニングカウンタ（ＦＲＣ）、６１
２・・・キャプチャレジスタ。６３１・・・立下がりエツジ検出信号線・６３２・・・
チャネル信号線・６３３・・・端子レベル信号線、６４０・・・パルス制御回路、７００・・・内部バス、９００・・・Ｉ１０要求制御部、９１０・・・キャプチャ終了Ｉ１０要求信号線。第５図

Claims

【特許請求の範囲】

少なくとも、中央処理装置とデータを記憶するデータメ
モリとパルス入力装置を単一半導体基盤上に集積した半
導体情報処理装置において、前記パルス入力装置は、複
数のパルス信号の入力タイミングを測定すると共に、前
記中央処理装置に、前記複数のパルスの入力タイミング
の計測終了毎に、計測終了処理要求を出力し、前記中央
処理装置は、前記パルス計測終了処理要求により、プロ
グラムの実行状態を示すステータス情報を保持したまま
プログラムの実行を中断し、前記パルス入力装置の情報
をもとに前記測定データの演算処理および前記データメ
モリへのデータ格納処理を実行した後、前記中断してい
たプログラムの実行処理を再開することを特徴とするパ
ルス計測装置。