JPH02102572A - アクエィブマトリクス基板の製造方法 - Google Patents
アクエィブマトリクス基板の製造方法Info
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- JPH02102572A JPH02102572A JP63256365A JP25636588A JPH02102572A JP H02102572 A JPH02102572 A JP H02102572A JP 63256365 A JP63256365 A JP 63256365A JP 25636588 A JP25636588 A JP 25636588A JP H02102572 A JPH02102572 A JP H02102572A
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- electrode
- semiconductor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、映像表示用液晶テレビやコンピュータ端末用
デイスプレィ等で用いられる表示装置、特にそれに用い
られるアクティブマトリクス基板の製造方法に関するも
のである。
デイスプレィ等で用いられる表示装置、特にそれに用い
られるアクティブマトリクス基板の製造方法に関するも
のである。
従来の技術
近年、表示装置への応用をめざして、透光性基板上に薄
膜トランジスタ（以下ＴＦＴと略称する）を形成するア
クティブマトリクス基板の開発が活発である。この様な
アクティブマトリクス基板の構成を第３図を用いて説明
する。１は透光性基板（図示せず）上に形成した、多結
晶シリコン或は非晶質シリコンを一構成要素とするＴＦ
Ｔ、２はＴＦＴ １のドレイン電極に電気的に接続した
透明電極と、カラーフィルタを形成する透光性基板上の
透明な対向電極との間に液晶を注入した液晶表示体であ
る。この液晶表示体２は映像表示領域３の各画素と対応
する位置に配置されており、液晶による静電容量以外に
、補助容量としてアクティブマトリクス基板に形成され
る容量が付加されることもある。４はＴＦＴｌのゲート
電極に接続したゲート配線、５はＴＦＴＩのソース電極
に接続したソース配線である。
膜トランジスタ（以下ＴＦＴと略称する）を形成するア
クティブマトリクス基板の開発が活発である。この様な
アクティブマトリクス基板の構成を第３図を用いて説明
する。１は透光性基板（図示せず）上に形成した、多結
晶シリコン或は非晶質シリコンを一構成要素とするＴＦ
Ｔ、２はＴＦＴ １のドレイン電極に電気的に接続した
透明電極と、カラーフィルタを形成する透光性基板上の
透明な対向電極との間に液晶を注入した液晶表示体であ
る。この液晶表示体２は映像表示領域３の各画素と対応
する位置に配置されており、液晶による静電容量以外に
、補助容量としてアクティブマトリクス基板に形成され
る容量が付加されることもある。４はＴＦＴｌのゲート
電極に接続したゲート配線、５はＴＦＴＩのソース電極
に接続したソース配線である。
上記のようなアクティブマトリクス基板の一構成要素で
あるＴＰＴの構成の一例を第４図を用いて以下に説明す
る。第４図（ａ）は−個の逆スタガ構造を有するＴＰＴ
の平面図であり、第４図（ｂ）は第４図（ａ）のＡ−Ｂ
線断面図である。６はガラスよりなる透光性基板であり
、７はゲート電極である。９．１０．１１は各々ゲート
絶縁体層、第一の半導体層、パッシベイシ日ン層である
。
あるＴＰＴの構成の一例を第４図を用いて以下に説明す
る。第４図（ａ）は−個の逆スタガ構造を有するＴＰＴ
の平面図であり、第４図（ｂ）は第４図（ａ）のＡ−Ｂ
線断面図である。６はガラスよりなる透光性基板であり
、７はゲート電極である。９．１０．１１は各々ゲート
絶縁体層、第一の半導体層、パッシベイシ日ン層である
。
９ａはゲート電極７と絵素電極１７との接触を防止し、
またゲート絶縁体層９と絵素電極１７との接若性を向上
させるための酸化シリコン層である。
またゲート絶縁体層９と絵素電極１７との接若性を向上
させるための酸化シリコン層である。
１４及び１５は、各々ドレイン電極及びソース電極であ
る。１２は第一の半導体層１０とドレイン電極１４及び
ソース電極１５とのオーミック接触をとるための第二の
半導体層である。１６はドレイン電極１４及びソース電
極１５と共通接続された透明電極であり、液晶層に電圧
を印加する絵素電極となっている。なお、この例では絵
素電極１７はゲート絶縁体層９の下に形成したが、絵素
電極１７は、 ドレイン電極１４及びソース電極１５と
同時に半導体層の上に、一体化して形成してもよい。
る。１２は第一の半導体層１０とドレイン電極１４及び
ソース電極１５とのオーミック接触をとるための第二の
半導体層である。１６はドレイン電極１４及びソース電
極１５と共通接続された透明電極であり、液晶層に電圧
を印加する絵素電極となっている。なお、この例では絵
素電極１７はゲート絶縁体層９の下に形成したが、絵素
電極１７は、 ドレイン電極１４及びソース電極１５と
同時に半導体層の上に、一体化して形成してもよい。
このようなアクティブマトリクス基板を用いた表示装置
を第５図を用いて以下に説明する。対向透明電極２０を
被着した対向基板２１と上記アクティブマトリクス基板
との間には、ねじれ配向処理をしたＴＮ（ツイストネマ
ティック）液晶が封入され、さらに二つの透光性基板の
一方の面には、各々偏光板が張られ表示装置となる。
を第５図を用いて以下に説明する。対向透明電極２０を
被着した対向基板２１と上記アクティブマトリクス基板
との間には、ねじれ配向処理をしたＴＮ（ツイストネマ
ティック）液晶が封入され、さらに二つの透光性基板の
一方の面には、各々偏光板が張られ表示装置となる。
発明が解決しようとする課題
上記のようなアクティブマトリクス基板の製造方法にお
いて、絵素電極を、ドレイン電極及びソース電極と同時
に半導体層の上に、一体化して形成した場合には、フォ
トリソグラフィの回数を削減する事が可能となるが、ド
レイン電極及びソース電極の材料が金属酸化物となるた
め、両電極の抵抗及び両電極と半導体層との接触抵抗が
大きくなるという問題点が存在する。
いて、絵素電極を、ドレイン電極及びソース電極と同時
に半導体層の上に、一体化して形成した場合には、フォ
トリソグラフィの回数を削減する事が可能となるが、ド
レイン電極及びソース電極の材料が金属酸化物となるた
め、両電極の抵抗及び両電極と半導体層との接触抵抗が
大きくなるという問題点が存在する。
また、上記のようなアクティブマトリクス基板を製造す
るには、５〜６回のフォトリングラフィの工程を要し、
各工程ごとにマスクを用意することが必要となる。表示
装置用アクティブマトリクス基板の製造には、微細加工
が求められるため半導体プロセス用のものと同レベルの
性能ををする露光機や位置合わせ機構等の付帯設備が用
いられる。従って、マスクを使用するフォトリングラフ
ィの回数が多ければ多いほど、高性能かつ高価な露光機
を使用する回数が増加するため、アクティブマトリクス
基板のコストが高くなる。また、フォトリングラフィの
回数が多いほど、歩留まりも低下するという問題点も存
在する。
るには、５〜６回のフォトリングラフィの工程を要し、
各工程ごとにマスクを用意することが必要となる。表示
装置用アクティブマトリクス基板の製造には、微細加工
が求められるため半導体プロセス用のものと同レベルの
性能ををする露光機や位置合わせ機構等の付帯設備が用
いられる。従って、マスクを使用するフォトリングラフ
ィの回数が多ければ多いほど、高性能かつ高価な露光機
を使用する回数が増加するため、アクティブマトリクス
基板のコストが高くなる。また、フォトリングラフィの
回数が多いほど、歩留まりも低下するという問題点も存
在する。
本発明は、上記の問題点に鑑み、ドレイン電極及びソー
ス電極の抵抗及び両電極と半導体層との接触抵抗の小さ
く、かつフォトリソグラフィの工程を削減することによ
り、より安価なアクティブマトリクス基板の製造方法を
提供するものである。
ス電極の抵抗及び両電極と半導体層との接触抵抗の小さ
く、かつフォトリソグラフィの工程を削減することによ
り、より安価なアクティブマトリクス基板の製造方法を
提供するものである。
課題を解決するための手段
本発明は上述の問題を解決するために、透光性基板上に
、前記基板表面の特定領域を覆う不透光性材料からなる
ゲート電極もしくはゲート電極と島状導電体層と、前記
基板表面の露出面及びゲート電極もしくはゲート電極と
島状導電体層を覆う絶縁体層と、前記絶縁体層上の特定
領域を覆う半導体層と、前記半導体層のドレイン電極及
びソース電極とを順次形成するアクティブマトリクス基
板の製造方法において、前記半導体層、ドレイン電極及
びソース電極を形成する工程が、前記絶縁体層上に半導
体層を被着する工程と、前記半導体層上にネガ型フォト
レジストを塗着する工程と、前記透光性基板裏面から光
照射する工程と、前記レジストを現像する工程と、前記
レジスト及び前記半導体層の露出部上に、導電体層を被
着する工程と、前記レジスト上の導電体層をリフトオフ
法により前記レジストと同時に除去する工程と、前記半
導体層の露出部を食刻する工程と、電極材料を一様に被
着する工程と、前記電極材料を食刻してドレイン電極と
ソース電極とを分離する工程とからなることを特徴とす
るものである。
、前記基板表面の特定領域を覆う不透光性材料からなる
ゲート電極もしくはゲート電極と島状導電体層と、前記
基板表面の露出面及びゲート電極もしくはゲート電極と
島状導電体層を覆う絶縁体層と、前記絶縁体層上の特定
領域を覆う半導体層と、前記半導体層のドレイン電極及
びソース電極とを順次形成するアクティブマトリクス基
板の製造方法において、前記半導体層、ドレイン電極及
びソース電極を形成する工程が、前記絶縁体層上に半導
体層を被着する工程と、前記半導体層上にネガ型フォト
レジストを塗着する工程と、前記透光性基板裏面から光
照射する工程と、前記レジストを現像する工程と、前記
レジスト及び前記半導体層の露出部上に、導電体層を被
着する工程と、前記レジスト上の導電体層をリフトオフ
法により前記レジストと同時に除去する工程と、前記半
導体層の露出部を食刻する工程と、電極材料を一様に被
着する工程と、前記電極材料を食刻してドレイン電極と
ソース電極とを分離する工程とからなることを特徴とす
るものである。
作用
本発明は上述の方法により、ドレイン電極及びソース電
極と半導体層との間に導電体層を形成することにより、
ドレイン電極とソース電極の低抵抗化、及び画電極と半
導体層との接触抵抗の低下を図ることができる。
極と半導体層との間に導電体層を形成することにより、
ドレイン電極とソース電極の低抵抗化、及び画電極と半
導体層との接触抵抗の低下を図ることができる。
また、導電体層を食刻する際に、ゲート電極或はゲート
電極と島状導電体層とをマスクとしてフォトリングラフ
ィが可能となり、かつドレイン電極、ソース電極及び絵
素電極を形成する際に、上記の３電極を同時に一体化し
て形成することが可能となるため、フォトリングラフィ
の回数を削減することが可能となり、アクティブマトリ
クス基板の低コスト化及び高歩留り化を図ることができ
る。
電極と島状導電体層とをマスクとしてフォトリングラフ
ィが可能となり、かつドレイン電極、ソース電極及び絵
素電極を形成する際に、上記の３電極を同時に一体化し
て形成することが可能となるため、フォトリングラフィ
の回数を削減することが可能となり、アクティブマトリ
クス基板の低コスト化及び高歩留り化を図ることができ
る。
実施例
以下図面にしたがって本発明の詳細な説明する。
実施例１
第１図に、本発明の第１の実施例を示す。
透光性基板６上に、導電体薄膜をスパッタリング法によ
り被着し、所望のパターニングを施してゲート電極７と
する（第１図（ａ））。プラズマＣＶＤ法により、ゲー
ト絶縁体層９、第一の半導体ＦＩＬＯ及びパッシベイシ
ョン層１１を順次−様に被着した後、パッシベイション
層１１についてはゲート電極７上の一部のみを残して除
去する（第１図（ｂ））。次に、プラズマＣＶＤ法によ
り、第二の半導体層１２を被着後、ネガ型フォトレジス
ト１８を塗着する。レジストをプリベーク後、ゲート電
極７をマスクとして透光性基板６の裏面より紫外光１９
を照射する（第１図（Ｃ））。上記基板を現像すると、
ゲート電極７に対応する部分のレジストのみが除去され
る。次に、導電体層１３を被着しく第１図（ｄ））、レ
ジストを除去すると、ゲート電極７上以外の導電体層１
３はレジストと共に除去される（第１図（ｅ））。第一
の半導体層１０及び第二の半導体層１２をパターニング
後、透明導電材料よりなる薄膜を被着し、パターニング
して、ドレイン電極１４、ソース電極１５及び絵素電極
１７を形成すると（第１図（ｆ））、アクティブマトリ
クス基板が完成する。
り被着し、所望のパターニングを施してゲート電極７と
する（第１図（ａ））。プラズマＣＶＤ法により、ゲー
ト絶縁体層９、第一の半導体ＦＩＬＯ及びパッシベイシ
ョン層１１を順次−様に被着した後、パッシベイション
層１１についてはゲート電極７上の一部のみを残して除
去する（第１図（ｂ））。次に、プラズマＣＶＤ法によ
り、第二の半導体層１２を被着後、ネガ型フォトレジス
ト１８を塗着する。レジストをプリベーク後、ゲート電
極７をマスクとして透光性基板６の裏面より紫外光１９
を照射する（第１図（Ｃ））。上記基板を現像すると、
ゲート電極７に対応する部分のレジストのみが除去され
る。次に、導電体層１３を被着しく第１図（ｄ））、レ
ジストを除去すると、ゲート電極７上以外の導電体層１
３はレジストと共に除去される（第１図（ｅ））。第一
の半導体層１０及び第二の半導体層１２をパターニング
後、透明導電材料よりなる薄膜を被着し、パターニング
して、ドレイン電極１４、ソース電極１５及び絵素電極
１７を形成すると（第１図（ｆ））、アクティブマトリ
クス基板が完成する。
以上本実施例に示したように、ドレイン電極及びソース
電極と半導体層との間に導電体層を形成することにより
、ドレイン電極とソース電極の低抵抗化、及びドレイン
電極、ソース電極と半導体層との接触抵抗の低下を図る
ことができる。
電極と半導体層との間に導電体層を形成することにより
、ドレイン電極とソース電極の低抵抗化、及びドレイン
電極、ソース電極と半導体層との接触抵抗の低下を図る
ことができる。
また、導電体層を食刻する際に、ゲート電極をマスクと
してフォトリングラフィを行ない、かつ、ドレイン電極
、ソース電極及び絵素電極を形成する際に、上記の３電
極を同時に一体化して形成することにより、フォトリン
グラフィの回数を削減することが可能となり、アクティ
ブマトリクス基板の低コスト化及び高歩留り化を図るこ
とができる。
してフォトリングラフィを行ない、かつ、ドレイン電極
、ソース電極及び絵素電極を形成する際に、上記の３電
極を同時に一体化して形成することにより、フォトリン
グラフィの回数を削減することが可能となり、アクティ
ブマトリクス基板の低コスト化及び高歩留り化を図るこ
とができる。
実施例２
第２図に、本発明の第２の実施例を示す。
透光性基板θ上に、導電体薄膜をスパッタリング法によ
り被着し、所望のパターニングを施してゲート電極７及
び島状導電体層８とする（第２図（ａ））。プラズマＣ
ＶＤ法により、ゲート絶縁体層９、第一の半導体Ｊｉ１
１０及びパッシベイション層１１を順次−様に被着した
後、パッシベイション層１１についてはゲート電極７上
の一部のみを残して除去する（第２図（ｂ））。次に、
プラズマＣＶＤ法により、第二の半導体層１２を被着後
、ネガ型フォトレジスト１８を塗着する。レジストをプ
リベータ後、ゲート電極７及び島状導電体層８をマスク
として透光性基板６の裏面より紫外光１９を照射する（
第２図（Ｃ））。上記基板を現像すると、ゲート電極７
及び島状導電体層８に対応する部分のレジストのみが除
去される。次に、導電体層１３を被着し、レジストを除
去すると、ゲート電極７及び島状導電体層８上以外の導
電体層１３はレジストと共に除去される（第２図（ｄ）
）。第一の半導体層１０及び第二の半導体層１２をパタ
ーニング後、透明導電材料よりなる薄膜を被着し、パタ
ーニングして、ドレイン電極１４、ソース電極１５及び
絵素電極１７を形成すると（第２図（ｅ））、アクティ
ブマトリクス基板が完成する。
り被着し、所望のパターニングを施してゲート電極７及
び島状導電体層８とする（第２図（ａ））。プラズマＣ
ＶＤ法により、ゲート絶縁体層９、第一の半導体Ｊｉ１
１０及びパッシベイション層１１を順次−様に被着した
後、パッシベイション層１１についてはゲート電極７上
の一部のみを残して除去する（第２図（ｂ））。次に、
プラズマＣＶＤ法により、第二の半導体層１２を被着後
、ネガ型フォトレジスト１８を塗着する。レジストをプ
リベータ後、ゲート電極７及び島状導電体層８をマスク
として透光性基板６の裏面より紫外光１９を照射する（
第２図（Ｃ））。上記基板を現像すると、ゲート電極７
及び島状導電体層８に対応する部分のレジストのみが除
去される。次に、導電体層１３を被着し、レジストを除
去すると、ゲート電極７及び島状導電体層８上以外の導
電体層１３はレジストと共に除去される（第２図（ｄ）
）。第一の半導体層１０及び第二の半導体層１２をパタ
ーニング後、透明導電材料よりなる薄膜を被着し、パタ
ーニングして、ドレイン電極１４、ソース電極１５及び
絵素電極１７を形成すると（第２図（ｅ））、アクティ
ブマトリクス基板が完成する。
以上本実施例に示したように、ソース電極の下の大部分
の領域に半導体層及び導電体層を形成することにより、
ソース電極の冗長性が増し、ソース電極の断線を防止す
ることができる。
の領域に半導体層及び導電体層を形成することにより、
ソース電極の冗長性が増し、ソース電極の断線を防止す
ることができる。
なお、実施例１及び２における導電体層１３の材料とし
ては、Ｃｒ＋ Ｔａ、Ｔｔ、Ｍｏ、Ｎｉ及びそれらの
合金或はこれらの金属の珪化物等が使用できる。
ては、Ｃｒ＋ Ｔａ、Ｔｔ、Ｍｏ、Ｎｉ及びそれらの
合金或はこれらの金属の珪化物等が使用できる。
また、ゲート電極及び島状導電体層の材料としてＣｒ、
Ｔａ＋ ＴＬ Ｍｏ、Ｎｉ、Ｎｉ−Ｃｒやこれらの
金属の珪化物を使用したが、ＴＦＴのゲート電極の材料
として使用されるものならばいずれも使用し得る。
Ｔａ＋ ＴＬ Ｍｏ、Ｎｉ、Ｎｉ−Ｃｒやこれらの
金属の珪化物を使用したが、ＴＦＴのゲート電極の材料
として使用されるものならばいずれも使用し得る。
また、ゲート絶縁体層、パブシベイション層の材料とし
ては、窒化珪素、酸化珪素や金属酸化物などが用いられ
る。
ては、窒化珪素、酸化珪素や金属酸化物などが用いられ
る。
また、第一 第二の半導体層の材料として、非晶質シリ
コンを使用したが、多結晶シリコンや再結晶化したシリ
コンを用いても問題ない。なお、第二の半導体層には、
Ｐ等をドープした ｎ′″型のシリコンを用いる。
コンを使用したが、多結晶シリコンや再結晶化したシリ
コンを用いても問題ない。なお、第二の半導体層には、
Ｐ等をドープした ｎ′″型のシリコンを用いる。
さらに、絵素電極の材料としては、Ｉｎ２Ｏ３＋ＳｎＯ
２或はこれらの混合物等の透明導電材料が使用できる。
２或はこれらの混合物等の透明導電材料が使用できる。
また、ドレイン電極及びソース電極と絵素電極とを同時
に形成する場合には、ドレイン電極及びソース電極の材
料として、Ｉ ｎｔｏ３＋５ｎＯａ或はこれらの混合物
等の透明導電材料が使用できる。ドレイン電極及びソー
ス電極と絵素電極とを別々に形成する場合には、ドレイ
ン電極及びソース電極の材料としては、ＡＩ、Ｍｏ。
に形成する場合には、ドレイン電極及びソース電極の材
料として、Ｉ ｎｔｏ３＋５ｎＯａ或はこれらの混合物
等の透明導電材料が使用できる。ドレイン電極及びソー
ス電極と絵素電極とを別々に形成する場合には、ドレイ
ン電極及びソース電極の材料としては、ＡＩ、Ｍｏ。
Ｃｒやこれらの金属の珪化物などが使用できる。
なお、この場合ドレイン電極及びソース電極は、単層の
みならず複層でも形成できる。
みならず複層でも形成できる。
また、パッシベイシｅン層はあってもなくても同様に適
用できる。
用できる。
発明の効果
本発明のアクティブマトリクス基板の製造方法によれば
、ドレイン電極及びソース電極と半導体層との間に導電
体層を形成するととにより、ドレイン電極とソース電極
の低抵抗化、及び画電極と半導体層との接触抵抗の低下
を図ることができる。
、ドレイン電極及びソース電極と半導体層との間に導電
体層を形成するととにより、ドレイン電極とソース電極
の低抵抗化、及び画電極と半導体層との接触抵抗の低下
を図ることができる。
また、導電体層を食刻する際に、ゲート電極あるいはゲ
ート電極と島状導電体層とをマスクとしてフォトリング
ラフィを行なうことにより、位置合わせ機構等の不要な
より安価な露光機を使用することができる。
ート電極と島状導電体層とをマスクとしてフォトリング
ラフィを行なうことにより、位置合わせ機構等の不要な
より安価な露光機を使用することができる。
第１図は本発明の第１の実施例におけるアクティブマト
リクス基板の製造工程図、第２図は第２の実施例におけ
る製造工程図、第３図はアクティブマトリクス基板の回
路図、第４図（ａ）は、従来のアクデイプマトリクス基
板を構成する薄膜トランジスタの平面図、第４図（ｂ）
は、第４図（ａ）のＡ−Ｂ線の断面図、第５図は従来の
表示装置の断面図である。 ６・・・透光性基板、 ７Ｉ・・ゲート電極、８・・
・島状導電体層、９・・・ゲート絶縁体層、１０・・・
第一の半導体層、 １２・・・第二の半導体層、
１３・・・導電体層、 １４・・争ドレイン電極、
１５・００ソース電極、１８・・・ネガ型フォトレジ
スト。 代理人の氏名 弁理士 栗野重孝 はか１名ｌ− ７−・・ ？ −・・ １０ −−・ Ｕ −一・ １２ −・− ｔＳ −−・ ４−・− １５−・ １７ −・・ Ｂ −・・ ｑ −−− 逍 梵 柱 纂 板 ナートｔｑＭ ケ − ト 華邑 繕 停 列ｌ 鵬−のキ塙隼層 ノｆ−ノシベイション層 諷二の牛溝淳層 鼻電停層 ドレイン電機 ソース電極 糟票電量 ネガ盟フォトレジズト 素外先 憾 ｔｔｔｍｒｙ 卜、。 第 図 第 図
リクス基板の製造工程図、第２図は第２の実施例におけ
る製造工程図、第３図はアクティブマトリクス基板の回
路図、第４図（ａ）は、従来のアクデイプマトリクス基
板を構成する薄膜トランジスタの平面図、第４図（ｂ）
は、第４図（ａ）のＡ−Ｂ線の断面図、第５図は従来の
表示装置の断面図である。 ６・・・透光性基板、 ７Ｉ・・ゲート電極、８・・
・島状導電体層、９・・・ゲート絶縁体層、１０・・・
第一の半導体層、 １２・・・第二の半導体層、
１３・・・導電体層、 １４・・争ドレイン電極、
１５・００ソース電極、１８・・・ネガ型フォトレジ
スト。 代理人の氏名 弁理士 栗野重孝 はか１名ｌ− ７−・・ ？ −・・ １０ −−・ Ｕ −一・ １２ −・− ｔＳ −−・ ４−・− １５−・ １７ −・・ Ｂ −・・ ｑ −−− 逍 梵 柱 纂 板 ナートｔｑＭ ケ − ト 華邑 繕 停 列ｌ 鵬−のキ塙隼層 ノｆ−ノシベイション層 諷二の牛溝淳層 鼻電停層 ドレイン電機 ソース電極 糟票電量 ネガ盟フォトレジズト 素外先 憾 ｔｔｔｍｒｙ 卜、。 第 図 第 図
Claims (2)
- （１）透光性基板上に、前記基板表面の特定領域を覆う
不透光性材料からなるゲート電極と、前記基板表面の露
出面及びゲート電極を覆う絶縁体層と、前記絶縁体層上
の特定領域を覆う半導体層と、前記半導体層のドレイン
電極及びソース電極とを順次形成するアクティブマトリ
クス基板の製造方法において、前記半導体層、ドレイン
電極及びソース電極を形成する工程が、前記絶縁体層上
に半導体層を被着する工程と、前記半導体層上にネガ型
フォトレジストを塗着する工程と、前記基板裏面から光
照射する工程と、前記レジストを現像する工程と、前記
レジスト及び前記半導体層の露出部上に導電体層を被着
する工程と、前記レジスト上の導電体層をリフトオフ法
により前記レジストと同時に除去する工程と、前記半導
体層の特定領域を食刻する工程と、電極材料を一様に被
着する工程と、前記電極材料を食刻してドレイン電極と
ソース電極とを分離する工程とからなるアクティブマト
リクス基板の製造方法。 - （２）前記ゲート電極形成時に、前記透光性基板表面の
ソース電極に対応する領域の一部に、ゲート電極と同一
材料からなる島状導電体層を設ける工程を付加して、前
記絶縁体層上のソース電極と対応する領域の一部に、半
導体層と、この半導体層を覆う導電体層とを形成するこ
とを特徴とする請求項１記載のアクティブマトリクス基
板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63256365A JPH02102572A (ja) | 1988-10-12 | 1988-10-12 | アクエィブマトリクス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63256365A JPH02102572A (ja) | 1988-10-12 | 1988-10-12 | アクエィブマトリクス基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02102572A true JPH02102572A (ja) | 1990-04-16 |
Family
ID=17291673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63256365A Pending JPH02102572A (ja) | 1988-10-12 | 1988-10-12 | アクエィブマトリクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02102572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5477355A (en) * | 1992-01-28 | 1995-12-19 | Hitachi, Ltd. | Process for producing the passivation layer of an active matrix substrate by back exposure |
-
1988
- 1988-10-12 JP JP63256365A patent/JPH02102572A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5477355A (en) * | 1992-01-28 | 1995-12-19 | Hitachi, Ltd. | Process for producing the passivation layer of an active matrix substrate by back exposure |
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