JPH0210329A - 薄膜トランジスタとそれを用いたアクティブマトリクス回路基板および画像表示装置 - Google Patents
薄膜トランジスタとそれを用いたアクティブマトリクス回路基板および画像表示装置Info
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- JPH0210329A JPH0210329A JP63159098A JP15909888A JPH0210329A JP H0210329 A JPH0210329 A JP H0210329A JP 63159098 A JP63159098 A JP 63159098A JP 15909888 A JP15909888 A JP 15909888A JP H0210329 A JPH0210329 A JP H0210329A
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発ＩＪＡはシリコンを主成分とする半導体膜を用いた
薄膜トランジスタとそれをスイッチング素子としたアク
ティブマトリクス回路基板並びにそれを用いた画像表示
装ｒＩｔＫかかわシ、特に、スイッチング特性のオン特
性向上と分布改善に好適な薄膜トランジスタとそれをス
イッチング素子としたアクティブマトリクス回路基板並
びにそれを用いた画像表示装置に関する。
薄膜トランジスタとそれをスイッチング素子としたアク
ティブマトリクス回路基板並びにそれを用いた画像表示
装ｒＩｔＫかかわシ、特に、スイッチング特性のオン特
性向上と分布改善に好適な薄膜トランジスタとそれをス
イッチング素子としたアクティブマトリクス回路基板並
びにそれを用いた画像表示装置に関する。
非晶質シリコンｇ （ａｍｏｒｐｈｏｕｓ ５ｉｌｉｃ
ｏｎ。
ｏｎ。
以下ａ−８ｉと略す）１−半導体層とした薄膜トランジ
スタ（ａｍｏｒｐｂ＋ｏｕｓ ５ｉｌｉｃｏｎ Ｔｈ１
ｎ ）’ｉ１ｍＴｒａｎｓｉｓｔｏｒ以下、ａ−３ｉ
ＴＦＴと略す）はアクティブマトリクス駆動型表示装置
のスイッチング素子として注目されている。
スタ（ａｍｏｒｐｂ＋ｏｕｓ ５ｉｌｉｃｏｎ Ｔｈ１
ｎ ）’ｉ１ｍＴｒａｎｓｉｓｔｏｒ以下、ａ−３ｉ
ＴＦＴと略す）はアクティブマトリクス駆動型表示装置
のスイッチング素子として注目されている。
第８図に、これまで提案されてきｆｔ ａ−８ｉ ＴＦ
Ｔの断面構造を示す。１が絶縁性基板金、２がゲート電
極（第１の電極）を、３がゲート絶縁膜を、４がａ−３
ｉ 膜を、５がドレイン電極（第２の電極）を、６がソ
ース電極（第３の電極）を示す。（Ｃ）や（ｄ）は第２
．第３の電極をゲート絶縁膜とａ−３ｉ膜の間に挿入す
るため、ゲート絶縁膜とａ−８ｉ＠を連続成膜できない
ため、（ａ）やわ）、特に（ｂ）が多く採用されている
。
Ｔの断面構造を示す。１が絶縁性基板金、２がゲート電
極（第１の電極）を、３がゲート絶縁膜を、４がａ−３
ｉ 膜を、５がドレイン電極（第２の電極）を、６がソ
ース電極（第３の電極）を示す。（Ｃ）や（ｄ）は第２
．第３の電極をゲート絶縁膜とａ−３ｉ膜の間に挿入す
るため、ゲート絶縁膜とａ−８ｉ＠を連続成膜できない
ため、（ａ）やわ）、特に（ｂ）が多く採用されている
。
これらのａ−８ｉＴＦＴでは、電流はａ−ｆ３ｉ膜を横
切って流れるようになるため、ａ−８ｉｌｌの抵抗やａ
−８ｉ ＩＩＡと第２、第３の電極の界面状態の影響を
受は易い。その次め、オン電流が抑制されたシすること
がアリ、アクティブマトリクス回路基板に適用し九場合
に、オン電流がバラつき、歩留夛低下の原因となること
も多い。
切って流れるようになるため、ａ−８ｉｌｌの抵抗やａ
−８ｉ ＩＩＡと第２、第３の電極の界面状態の影響を
受は易い。その次め、オン電流が抑制されたシすること
がアリ、アクティブマトリクス回路基板に適用し九場合
に、オン電流がバラつき、歩留夛低下の原因となること
も多い。
本発明の目的は、上記したａ−８ｉＴＦＴのオン′ｗＬ
流が低下することを防止し、アクティブマトリクス回路
基板のオン電流分布の均一化を図ることにある。
流が低下することを防止し、アクティブマトリクス回路
基板のオン電流分布の均一化を図ることにある。
〔課題を解決するための手段〕
上記目的は、ａ−８ｉＴＦＴ構造として、第８１伽）を
用い、ゲート１極（第１の電極）２とドレイン電極（第
２の電極）５、ソース電極（第３の電極）６の重なり部
を少なくともａ−８ｉ膜４の膜厚以上とし、第１の電極
２と第２の電極５、第３の電極６にはさまれたａ−８ｉ
ＦＩＸを第２．第３の電極の先端から少なくともａ−
８ｉ＠の膜厚以上除去しかつａ−８ｉ膜上に第２．第３
の電極を構成する薄膜層を少なくともそれらの厚み以上
延ばすことによって達成される。
用い、ゲート１極（第１の電極）２とドレイン電極（第
２の電極）５、ソース電極（第３の電極）６の重なり部
を少なくともａ−８ｉ膜４の膜厚以上とし、第１の電極
２と第２の電極５、第３の電極６にはさまれたａ−８ｉ
ＦＩＸを第２．第３の電極の先端から少なくともａ−
８ｉ＠の膜厚以上除去しかつａ−８ｉ膜上に第２．第３
の電極を構成する薄膜層を少なくともそれらの厚み以上
延ばすことによって達成される。
第１の電極（ゲート電極）と第２．第３の電極（ドレイ
ン電極、ソース電極）の重なｐ部よｔ）ａ−８ｉ膜をそ
の厚み以上除去することは、電極部でのａ−８ｉ［やａ
−８ｉ膜と第２．第３の電極との間の界面抵抗に起因し
た抵抗分以上、ゲート電極上の抵抗を低く したことに
なる。これにより、電流は、ゲート電極に平行に流れる
ようになり、ａ −８ｉ換の抵抗や第２．第３の電極と
ａ−８ｉ膜の界面抵抗の影響を受けにくくなる。
ン電極、ソース電極）の重なｐ部よｔ）ａ−８ｉ膜をそ
の厚み以上除去することは、電極部でのａ−８ｉ［やａ
−８ｉ膜と第２．第３の電極との間の界面抵抗に起因し
た抵抗分以上、ゲート電極上の抵抗を低く したことに
なる。これにより、電流は、ゲート電極に平行に流れる
ようになり、ａ −８ｉ換の抵抗や第２．第３の電極と
ａ−８ｉ膜の界面抵抗の影響を受けにくくなる。
一方、ａ−８ｉ膜上に第２、第３の電極を構成する薄膜
層をその厚み分収上延ばすことは、ａ−８ｉ膜と第２．
第３の電極の接触を確実にすることを意味する。すなわ
ち、第２．第３の電極を金属膜で構成し、等方性エツチ
ングにより電極パターンを形成すると、電極の上部が膜
厚分程度後退するが、この場合でも完全にａ−８ｉと第
２．第３の接触ができる。
層をその厚み分収上延ばすことは、ａ−８ｉ膜と第２．
第３の電極の接触を確実にすることを意味する。すなわ
ち、第２．第３の電極を金属膜で構成し、等方性エツチ
ングにより電極パターンを形成すると、電極の上部が膜
厚分程度後退するが、この場合でも完全にａ−８ｉと第
２．第３の接触ができる。
以下、実施例を用いて本発明の詳細な説明する。
実施例１
第１の実施例を第１図〜第４図に示す。第１図は、本発
明を適用したａ−８ｉＴＦＴの断面図を示す。１はガラ
ス板等の絶縁性基板を、２はクロム（Ｃｒ ）等の金属
膜からなる第１の電極（ゲート電極）を、６はシリコン
窒化膜等の絶縁膜からなるゲート絶縁膜を、４はａ−８
ｉ ＠を、５はアルミニウム（ＡＩ）等の金属膜からな
る第２の電極（ドレイン電極）を、６はＡＩ 等の金属
膜からなる第６の電極（ソース電極）を示す。ｌ）ａは
ａ−８ｉ膜の膜厚を、Ｄｂ は第２、第３の電極を構成
するＡＩ膜の膜厚を示す。ＬＤＩ、Ｌａ２は第１の電極
と第２の電極の重な多量を、ＬＩＮ Ｌａ２は第１の電
極と第３の電極の重なり槍を示す。本発明は、このＬＤ
Ｉ、ＬＩ＋２１ Ｌｓ ＋、 Ｌｌ＋２を指定するもの
である。すなわち、Ｌｎ＋≧ｆ）ａ、Ｌａ１≧］）ａ ＬＤ２≧Ｄｂ、Ｌｓ２≧Ｄｂ なる関係の成立しているところが本発明を適用したとこ
ろである。
明を適用したａ−８ｉＴＦＴの断面図を示す。１はガラ
ス板等の絶縁性基板を、２はクロム（Ｃｒ ）等の金属
膜からなる第１の電極（ゲート電極）を、６はシリコン
窒化膜等の絶縁膜からなるゲート絶縁膜を、４はａ−８
ｉ ＠を、５はアルミニウム（ＡＩ）等の金属膜からな
る第２の電極（ドレイン電極）を、６はＡＩ 等の金属
膜からなる第６の電極（ソース電極）を示す。ｌ）ａは
ａ−８ｉ膜の膜厚を、Ｄｂ は第２、第３の電極を構成
するＡＩ膜の膜厚を示す。ＬＤＩ、Ｌａ２は第１の電極
と第２の電極の重な多量を、ＬＩＮ Ｌａ２は第１の電
極と第３の電極の重なり槍を示す。本発明は、このＬＤ
Ｉ、ＬＩ＋２１ Ｌｓ ＋、 Ｌｌ＋２を指定するもの
である。すなわち、Ｌｎ＋≧ｆ）ａ、Ｌａ１≧］）ａ ＬＤ２≧Ｄｂ、Ｌｓ２≧Ｄｂ なる関係の成立しているところが本発明を適用したとこ
ろである。
以下、本実施例の製造プロセスの概略を説明する。
（１） まず、洗浄して清浄にしたガラス基板１上にス
パッタリング法で、Ｃｒ等の金属膜を成膜する。
パッタリング法で、Ｃｒ等の金属膜を成膜する。
（２） 通常のホトエツチングプロセスを用いてゲー
ト電極パターン２を形成する。
ト電極パターン２を形成する。
（３） シランとアンモニア、窒素の混合ガスを用い
てシリコン窒化膜５を、シランと水素の混合ガス’６用
いてａ−８ｉｔｌｌ＆をブラズｗｃＶＤ（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によ）
連続放映する。
てシリコン窒化膜５を、シランと水素の混合ガス’６用
いてａ−８ｉｔｌｌ＆をブラズｗｃＶＤ（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によ）
連続放映する。
（４） 通常のホトリソグラフィー工程とドライエツ
チングによｔ）ａ−Ｆ３ｉ 膜のパターン４全形成する
。
チングによｔ）ａ−Ｆ３ｉ 膜のパターン４全形成する
。
ｆｉｌ Ａ１等の金属膜をスパッタリングにより成換
する。
する。
（６）通常のホトエツチングプロセスを用いてドレイン
電極パターン５とソース電極パターン６を形成する。
電極パターン５とソース電極パターン６を形成する。
（７） 通常のホトリソグラフィー工程とドライエツ
チングによりゲート端子を露出させる。
チングによりゲート端子を露出させる。
以上で第１図に示したａ−８ｉＴＦＴが完成する。
第２図は本発明の効果を示すグラフである。Ｌ電極間重
な夛の影響はソース／ゲート間で大きいので、ソース電
極側のＬＳＩとオン電流の関係トした。ドレイン電極側
はドレイン電極・ゲート電極間の重なり撞を十分とって
いる。Ｌａ１が増大するにつれて急激に増加しＬｇ１≧
Ｄａでオン１１Ｌ＃、は粉。
な夛の影響はソース／ゲート間で大きいので、ソース電
極側のＬＳＩとオン電流の関係トした。ドレイン電極側
はドレイン電極・ゲート電極間の重なり撞を十分とって
いる。Ｌａ１が増大するにつれて急激に増加しＬｇ１≧
Ｄａでオン１１Ｌ＃、は粉。
和する。すなわち、Ｌ８＋≧Ｄａ でドレイン電流を
引き出せることを意味する。第２図には第８１１！￥１
に示した従来法によるａ−８ｉＴＦＴに対する結釆も示
している。従来法によるＴＰＴではＬＢｌ〈ｏでゲート
電極２より外側にａ−８ｉ ＠がはみ出ている。
引き出せることを意味する。第２図には第８１１！￥１
に示した従来法によるａ−８ｉＴＦＴに対する結釆も示
している。従来法によるＴＰＴではＬＢｌ〈ｏでゲート
電極２より外側にａ−８ｉ ＠がはみ出ている。
この図では、従来法によるＴＰＴに対するデータはゲー
ト電極とソース電極の重な夛量に対するオンｌｔ流を示
している。重なりｉ力ｔ５Ｄａ以上になると、従来法に
よるＴＰＴのオン電流は飽和するが、そのレベルは、本
発明を適用した場合に比べ、１／２程度である。
ト電極とソース電極の重な夛量に対するオンｌｔ流を示
している。重なりｉ力ｔ５Ｄａ以上になると、従来法に
よるＴＰＴのオン電流は飽和するが、そのレベルは、本
発明を適用した場合に比べ、１／２程度である。
第３囚は、（ゲート絶縁膜＋ａ−８ｉ膜）の重ね膜をは
さんでのゲート電極とソース電極の重なり量ＬＳ２とオ
ンｉｔ流の関係を示したものである。Ｌｓ２く０ではチ
ャネルと電極が接触しないのでオン電流は流れない。そ
れに対し、ＬＢ２をほぼソース電極を構成する薄膜層の
厚みにするとオン電流が流れるようになる。これは、Ｉ
≦極とａ−８ｉ膜の接触がとられるようになるからであ
る。
さんでのゲート電極とソース電極の重なり量ＬＳ２とオ
ンｉｔ流の関係を示したものである。Ｌｓ２く０ではチ
ャネルと電極が接触しないのでオン電流は流れない。そ
れに対し、ＬＢ２をほぼソース電極を構成する薄膜層の
厚みにするとオン電流が流れるようになる。これは、Ｉ
≦極とａ−８ｉ膜の接触がとられるようになるからであ
る。
第４図は、１００Ｘ１００−の基板上に約５００個のａ
−８ｉＴＦＴを作製して、そのオン電流分布を見た結果
である。明らかに、従来法に比べ、本発明による方がオ
ン電流が大きく、分布も小さい。
−８ｉＴＦＴを作製して、そのオン電流分布を見た結果
である。明らかに、従来法に比べ、本発明による方がオ
ン電流が大きく、分布も小さい。
以上の効果は、ソース電極とゲート電極ではさまれてい
る部分からａ−８ｉ膜を除去してその部分を電極を構成
する薄膜層に変え、更にａ−８ｉ と電極膜の接触を完
全にとれるようにしたことで達成される。本発明の効果
はＬｓ１≧ｌ）ａ、Ｌａｚ≧Ｄｂででるが、Ｄａの膜厚
が一般的に１０〜３００ｎｍであシ、Ｄｂ＝３００ｎｍ
〜１μｍであることや、ホトエツチング工程における位
置合わせ精度、ソース電極とゲート電極の間の電極間容
量等を考えると、Ｌｓ １ ” １〜５μｍ 、 Ｌ
Ｂ２−１〜３μｍが最適である。また、ａ−８ｉＴＦＴ
をアクティブマトリクス回路基板に適用する場合には、
第１図の第２．第３の電極は、いずれもソース電極やド
レイン電極として働くため、本実施例ではドレイン電極
としている第２の電極にも同様なことがいえる。従って
、Ｌｎ＋：：ｉ〜３μｍ、ＬＢ２ ＝ １〜３μｍ と
しておくのが実際的である。
る部分からａ−８ｉ膜を除去してその部分を電極を構成
する薄膜層に変え、更にａ−８ｉ と電極膜の接触を完
全にとれるようにしたことで達成される。本発明の効果
はＬｓ１≧ｌ）ａ、Ｌａｚ≧Ｄｂででるが、Ｄａの膜厚
が一般的に１０〜３００ｎｍであシ、Ｄｂ＝３００ｎｍ
〜１μｍであることや、ホトエツチング工程における位
置合わせ精度、ソース電極とゲート電極の間の電極間容
量等を考えると、Ｌｓ １ ” １〜５μｍ 、 Ｌ
Ｂ２−１〜３μｍが最適である。また、ａ−８ｉＴＦＴ
をアクティブマトリクス回路基板に適用する場合には、
第１図の第２．第３の電極は、いずれもソース電極やド
レイン電極として働くため、本実施例ではドレイン電極
としている第２の電極にも同様なことがいえる。従って
、Ｌｎ＋：：ｉ〜３μｍ、ＬＢ２ ＝ １〜３μｍ と
しておくのが実際的である。
実施例２
第２の実施例を第３図に示す。この場合には、第２、第
３の電極の下層にリン（Ｐ）をドーピングしｆｃｎ型の
ａ−８ｉｌｌを挿入している。この場合には、第１の実
施例に比べ、少しオン電流が上昇し、耐熱性を満し、第
１の実施例と同等以上の効果がある。
３の電極の下層にリン（Ｐ）をドーピングしｆｃｎ型の
ａ−８ｉｌｌを挿入している。この場合には、第１の実
施例に比べ、少しオン電流が上昇し、耐熱性を満し、第
１の実施例と同等以上の効果がある。
なお、本発明の目的とは異なる目的で出願されている明
細書の中に本発明と類似した図面が見られる。これを第
９図に示す。（ａ）は特開昭６２−６７８７２に見られ
る図面である。この発明は、活性層である非晶質シリコ
ン内部に不純物ドーピング層をつくシ、しきい値電圧の
再現性を高めようとするものである。従って、本発明の
ようにゲート電極とドレイン電極、ソース電極の相対的
な位置関係を規定するものではなく、本発明とは異なる
。
細書の中に本発明と類似した図面が見られる。これを第
９図に示す。（ａ）は特開昭６２−６７８７２に見られ
る図面である。この発明は、活性層である非晶質シリコ
ン内部に不純物ドーピング層をつくシ、しきい値電圧の
再現性を高めようとするものである。従って、本発明の
ようにゲート電極とドレイン電極、ソース電極の相対的
な位置関係を規定するものではなく、本発明とは異なる
。
（ｂ）は、特開昭＋５１−１７１１６６に見られる図で
ある。
ある。
これは、ａ−８ｉ上に５ＩｓＮｉｈをほぼ同じ形状に積
層し、電気的接触をとるためにｎ＋ａ−３ｉを第２゜第
３の電極の下層に挿入するものである。従って（ａ）の
場合と同じ理由で、本発明とは異なる。
層し、電気的接触をとるためにｎ＋ａ−３ｉを第２゜第
３の電極の下層に挿入するものである。従って（ａ）の
場合と同じ理由で、本発明とは異なる。
実施例３
第３の実施例を第６図に示す。これは、本発明によるａ
−８ｉＴＦＴを適用したアクティブス回路基板の一部を
（ａ）に平面図で、（ｂ）ＫＴＦＴ部の断面図で示した
ものである。ドレイン電極５とソース電極６の下ノーに
ａ−８ｉのない領域が存在しておシ、この部分に本発明
を適用している。ドレイン電極５は信号線（ドレインバ
スライン）９に、ゲート電極２は走査線（ゲートバスラ
イン）８に接続されている。また、ソース電極６は１素
電極７に接続されている。このアクティブマトリクス回
路基板では、第３図に示すａ−８ｉＴＦＴを用いておシ
、前述した効果が得られる。すなわち、画面のむらが小
さくなシ、応答性も改善される効果が得られる。このア
クティブマトリクス回路基板の製造プロセスは、第１図
や第３図に示したａ−８ｉ ＴＦＴの場合とほとんど同
じであるが、以下簡単に説明する。
−８ｉＴＦＴを適用したアクティブス回路基板の一部を
（ａ）に平面図で、（ｂ）ＫＴＦＴ部の断面図で示した
ものである。ドレイン電極５とソース電極６の下ノーに
ａ−８ｉのない領域が存在しておシ、この部分に本発明
を適用している。ドレイン電極５は信号線（ドレインバ
スライン）９に、ゲート電極２は走査線（ゲートバスラ
イン）８に接続されている。また、ソース電極６は１素
電極７に接続されている。このアクティブマトリクス回
路基板では、第３図に示すａ−８ｉＴＦＴを用いておシ
、前述した効果が得られる。すなわち、画面のむらが小
さくなシ、応答性も改善される効果が得られる。このア
クティブマトリクス回路基板の製造プロセスは、第１図
や第３図に示したａ−８ｉ ＴＦＴの場合とほとんど同
じであるが、以下簡単に説明する。
＋１） 洗浄したガラス基板１上にＣｒ膜等の金ｉ′
６！Ｘをスパッタリング法等により成膜し、通常のホト
エツチング工程を用いて、ゲート電極パターン２とゲー
トバスライン８を形成する。
６！Ｘをスパッタリング法等により成膜し、通常のホト
エツチング工程を用いて、ゲート電極パターン２とゲー
トバスライン８を形成する。
（２）プラズマＣＶＤ法を用いて、シランとアンモニア
、窒素の混合カスからゲート絶縁膜３としてのシリコン
窒化膜を、シランと水素の混合ガスから半導体層として
のａ−８ｉ ｌ［を、シランと水素、ホスフィンの混合
ガスからｎａ−８ｉ１１ｆｉを、真９！ヲ破らずに連続
成膜する。
、窒素の混合カスからゲート絶縁膜３としてのシリコン
窒化膜を、シランと水素の混合ガスから半導体層として
のａ−８ｉ ｌ［を、シランと水素、ホスフィンの混合
ガスからｎａ−８ｉ１１ｆｉを、真９！ヲ破らずに連続
成膜する。
（３） 通常のホトリソグラフィー工程とドライエツ
チングを用いて、ａ−８ｉ膜を加工し、所定のａ−８ｉ
パターン４を形成する。この時に本発明の内容を適用す
る。
チングを用いて、ａ−８ｉ膜を加工し、所定のａ−８ｉ
パターン４を形成する。この時に本発明の内容を適用す
る。
（４１Ｃｒ ｔｌＲ： Ａｌ ＠をスパッタリング法等
で順次積層し、ソース電極６とドレイン電極５、ドレイ
ンバスライン９を形成する。次いでドライエツチングに
より、チャネル上のｎａ−８ｉ膜を除去する。
で順次積層し、ソース電極６とドレイン電極５、ドレイ
ンバスライン９を形成する。次いでドライエツチングに
より、チャネル上のｎａ−８ｉ膜を除去する。
（６）透明導′に換であるＩ Ｔ Ｏ（Ｉｎｄｉｕｍ
Ｔｉｎ ０ｘｉｄｅ）膜ｅスパッタリング法で成膜する
。次いで、通常のホトエツチング工程により、画素電極
パターン７を形成する。
Ｔｉｎ ０ｘｉｄｅ）膜ｅスパッタリング法で成膜する
。次いで、通常のホトエツチング工程により、画素電極
パターン７を形成する。
（６） ゲート絶縁膜であるシリコン窒化膜を通常の
ホトリソグラフィー工程とドライエツチングでパターン
化し、ゲートバスライン８の端子出しを行う。
ホトリソグラフィー工程とドライエツチングでパターン
化し、ゲートバスライン８の端子出しを行う。
以上で第６図に示したアクティブマトリクス回路基板が
完成する。
完成する。
上記実施例では、いずれもゲート電極２やゲートバスラ
イン８としてクロム（Ｃｒ）、）”レイン電極５やソー
ス電極６、ドレインバスライン９としてＣｒとＡＩの多
層膜、ゲート絶縁膜としてシリコン窒化膜を用いている
。しかし、ゲート電極２やゲートバスライン８としてＣ
ｒ以外の材料（たとえば、モリブデンやタンタル、ＩＴ
Ｏ，アルミニウムなど）を、ドレイン電極５やソース電
極６、トレインハスライン９をＣｒ、ＡＩ以外の膜（友
とえば、ＣｒやＡＩの単膜、ＩＴＯ，モリブデン、タン
タルなど）ｔ−、ゲート絶域膜５としてシリコン窒化膜
以外の材料（たとえば、シリコン酸化膜やタンタル酸化
膜など）を用いてもさしつかえない。
イン８としてクロム（Ｃｒ）、）”レイン電極５やソー
ス電極６、ドレインバスライン９としてＣｒとＡＩの多
層膜、ゲート絶縁膜としてシリコン窒化膜を用いている
。しかし、ゲート電極２やゲートバスライン８としてＣ
ｒ以外の材料（たとえば、モリブデンやタンタル、ＩＴ
Ｏ，アルミニウムなど）を、ドレイン電極５やソース電
極６、トレインハスライン９をＣｒ、ＡＩ以外の膜（友
とえば、ＣｒやＡＩの単膜、ＩＴＯ，モリブデン、タン
タルなど）ｔ−、ゲート絶域膜５としてシリコン窒化膜
以外の材料（たとえば、シリコン酸化膜やタンタル酸化
膜など）を用いてもさしつかえない。
実施例４
第７図は、第１図に示し＆ａ−８ｉＴＦＴにより構成し
たアクティブマトリクス回路基板を用いた液晶表示装置
からなる本発明の画像表示装置を形成した＊施例の要部
を示したものである。第７図（ａ）はその平面図を、そ
して第７図（ｂ）は断面図を示したものである。
たアクティブマトリクス回路基板を用いた液晶表示装置
からなる本発明の画像表示装置を形成した＊施例の要部
を示したものである。第７図（ａ）はその平面図を、そ
して第７図（ｂ）は断面図を示したものである。
図において、７０は実施例１の第１図に示したａ−８ｉ
ＴＦＴを用いたアクティブマトリクス回路基板、２０は
偏光板、２１はカラーフィルタ、２３は透明導電膜から
なる表示画素成極７の対向電極で同じく透明導？！＠か
ら構成されているもの、２２．２６はそれぞれ保護膜、
２４は配向膜、そして２５は空隙に充てんされた液晶を
示す。
ＴＦＴを用いたアクティブマトリクス回路基板、２０は
偏光板、２１はカラーフィルタ、２３は透明導電膜から
なる表示画素成極７の対向電極で同じく透明導？！＠か
ら構成されているもの、２２．２６はそれぞれ保護膜、
２４は配向膜、そして２５は空隙に充てんされた液晶を
示す。
この画像表示装置の例は、上記のような構成でカラー表
示用のものを示している。また、この表示装置は、周知
のカラー液晶表示装置の製造工程と同様にして容易に製
造することができる。
示用のものを示している。また、この表示装置は、周知
のカラー液晶表示装置の製造工程と同様にして容易に製
造することができる。
なお、実際の表示装置においては、第１５図の構成の他
に周知の画像表示駆動手段として、各種電気回路制御系
及び背面からの照明手段などが設けられているが、これ
らについては省略した。
に周知の画像表示駆動手段として、各種電気回路制御系
及び背面からの照明手段などが設けられているが、これ
らについては省略した。
本発明によれば、ａ−８ｉＴＦＴのオン電流（移動度）
を高くでき、その再現性同上ができる効果がある。
を高くでき、その再現性同上ができる効果がある。
従って、このようなａ−８ｉＴＦＴによ多構成されたア
クティブマトリクス回路基板においては、各画素につい
ているａ−８ｉＴＦＴのオン特性分布が良好なものとな
り、高歩留シを実現できる効果がある。更に、このアク
ティブマトリクス回路基板を用いた画像表示装置は、ａ
−８ｉＴＦＴやそれによ多構成したアクティブマトリク
ス回路基板は上記した特長を持っているため、応答性改
善や画面ムラをなくすことができるという効果があり、
この技術分野の発展に寄与するところ多大である。
クティブマトリクス回路基板においては、各画素につい
ているａ−８ｉＴＦＴのオン特性分布が良好なものとな
り、高歩留シを実現できる効果がある。更に、このアク
ティブマトリクス回路基板を用いた画像表示装置は、ａ
−８ｉＴＦＴやそれによ多構成したアクティブマトリク
ス回路基板は上記した特長を持っているため、応答性改
善や画面ムラをなくすことができるという効果があり、
この技術分野の発展に寄与するところ多大である。
第１図は本発明の非晶質シリコン薄膜トランジスタの一
実施例を示した断面図、第２図と第３図は本発明の原理
、効果を示すグラフ、第４図は本発明の効果を示すグラ
フ、第３図は本発明の第２の実施例を示した断面図、第
６図は本発明のアクティブマトリクス回路基板の実施例
を示す平面図と断面図、第７図は本発明の画像表示装置
の一実施例を示した平面図と断面図、第８図と第９図は
従来例の断面図である。 １・・・絶縁性基板、２山ゲート屯極、５・・・ケート
絶縁膜、４・・・非晶質シリコン膜、５・・・ドレイン
篭極、６・・・ソース電極、７・・・表示画素電極、８
゛・・・ゲートハスライン、９・・・ドレインバスライ
ン、５１゜６１・・・ｎ型非晶質シリコン、２０・・・
偏光板、２１・・・カラーフィルタ、２２．２６・・・
保護膜、２３・・・対向電極、２４・・・配向膜、２５
・・・液晶。 第 ２−・・雨３のｌＡ主 躬 才しミツ丸（ＰＬ敞目盛） 躬 乙 躬 ワ 口 ２２．２！−・保裡」災 ７クー゛° ７り子イつ′マドＩＪ７スロ寥昏、ｌａ閑 凶 デｌ−・・膚５２ψ矛１乗東８爽
実施例を示した断面図、第２図と第３図は本発明の原理
、効果を示すグラフ、第４図は本発明の効果を示すグラ
フ、第３図は本発明の第２の実施例を示した断面図、第
６図は本発明のアクティブマトリクス回路基板の実施例
を示す平面図と断面図、第７図は本発明の画像表示装置
の一実施例を示した平面図と断面図、第８図と第９図は
従来例の断面図である。 １・・・絶縁性基板、２山ゲート屯極、５・・・ケート
絶縁膜、４・・・非晶質シリコン膜、５・・・ドレイン
篭極、６・・・ソース電極、７・・・表示画素電極、８
゛・・・ゲートハスライン、９・・・ドレインバスライ
ン、５１゜６１・・・ｎ型非晶質シリコン、２０・・・
偏光板、２１・・・カラーフィルタ、２２．２６・・・
保護膜、２３・・・対向電極、２４・・・配向膜、２５
・・・液晶。 第 ２−・・雨３のｌＡ主 躬 才しミツ丸（ＰＬ敞目盛） 躬 乙 躬 ワ 口 ２２．２！−・保裡」災 ７クー゛° ７り子イつ′マドＩＪ７スロ寥昏、ｌａ閑 凶 デｌ−・・膚５２ψ矛１乗東８爽
Claims (1)
- 【特許請求の範囲】 １、絶縁性基板上にゲート電極として働く第１の電極パ
ターン、当該電極パターンをおおうように設けた第１の
絶縁膜、当該第１の絶縁膜上に前記第１の電極と重なり
合いかっ存在領域を限定して設けたシリコンを主成分と
する半導体膜パターン、当該半導体膜パターン上にドレ
イン電極あるいはソース電極として働く第２、第３の電
極パターンを少なくとも前記半導体膜パターンの一部を
被覆するように配置してなる薄膜トランジスタにおいて
、前記第１の電極を構成する薄膜層と前記第２、第３の
電極を構成する薄膜層の層間に前記第１の絶縁膜のみよ
りなる領域および前記絶縁膜と前記半導体膜より構成さ
れた領域を存在させたことを特徴とする薄膜トランジス
タ。 ２、請求項１記載の薄膜トランジスタにおいて、以下の
条件を満足する薄膜トランジスタ。 （１）前記第１の電極を構成する薄膜層と前記第２の電
極を構成する薄膜層に、はさまれて存在する前記第１の
絶縁膜のみからなる領域を、前記半導体膜を前記第２の
電極の下層に存在する前記第１の電極パターンの端面よ
り第３の電極パターンに向って、少なくとも前記半導体
膜の厚みとほぼ同等の距離以上除去することによって実
現させた薄膜トランジスタ。 （２）前記第１の電極を構成する薄膜層と前記第３の電
極を構成する薄膜層にはさまれて存在する前記第１の絶
縁膜のみからなる領域を、前記半導体膜を前記第３の電
極の下層に存在する前記第１の電極パターンの端面より
第２の電極パターンに向って、少なくとも前記半導体膜
の厚みとほぼ同等の距離以上除去することによって実現
させた薄膜トランジスタ。 （３）前記第１の電極を構成する薄膜層と前記第２の電
極を構成する薄膜層にはさまれて存在する前記第１の絶
縁膜と前記半導体膜とからなる領域を、前記第２の電極
を構成する薄膜層を、当該第２の電極側に存在する前記
半導体膜の端面より前記第３の電極へ向って、少なくと
も前記第２の電極を構成する薄膜層の厚みとほぼ同等の
距離以上拡張させた薄膜トランジスタ。 （４）前記第１の電極を構成する薄膜層と前記第３の電
極を構成する薄膜層にはさまれて存在する前記第１の絶
縁膜と前記半導体機とからなる領域を、前記第３の電極
を構成する薄膜層を、当該第３の電極側に存在する前記
半導体績の端面より前記第２の電極へ向って、少なくと
も前記第３の電極を構成する薄膜層の厚みとほぼ同等の
距離以上拡張させた薄膜トランジスタ。 ３、請求項１若しくは２に記載の薄膜トランジスタにお
いて、前記第２の電極を構成する薄膜層と前記第３の電
極を構成する薄膜層を水素の他に少なくともＰ、Ａｓ、
Ｓｂのうちの１っの元素を含むシリコン系薄膜と少なく
とも１種類以上の金属膜を順次積層した構造とする薄膜
トランジスタ。 ４、請求項１、２若しくは３に記載の薄膜トランジスタ
を複数個マトリクス状に設け、同じ行に存在する薄膜ト
ランジスタの前記第１の電極を接続して第１のバスライ
ンとし、同じ列に存在する薄膜トランジスタの前記第２
の電極を接続して第２のバスラインとするアクティブマ
トリクス回路基板。 ５、請求項４記載のアクティブマトリクス回路基板の各
薄膜トランジスタの第３の電極に表示画素電極を接続し
、当該表示画素電極に対向して対向電極が設けられると
ともに、前記表示画素電極と前記対向電極の間隙に液晶
が充てん密閉されて表示セルを構成してなることを特徴
とする画像表示装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15909888A JP2656554B2 (ja) | 1988-06-29 | 1988-06-29 | 薄膜トランジスタとそれを用いたアクティブマトリクス回路基板および画像表示装置 |
| US07/372,289 US5493129A (en) | 1988-06-29 | 1989-06-27 | Thin film transistor structure having increased on-current |
| KR1019890008970A KR0152984B1 (ko) | 1988-06-29 | 1989-06-28 | 박막트랜지스터와 그것을 사용한 액티브 매트릭스 회로기판 및 화상표시장치 |
| US08/573,106 US5821565A (en) | 1988-06-29 | 1995-12-15 | Thin film transistor structure having increased on-current |
| KR1019970037942A KR100248935B1 (en) | 1988-06-29 | 1997-08-08 | Thin film transistor structure having increased on-current |
| US08/971,986 US5981973A (en) | 1988-06-29 | 1997-11-17 | Thin film transistor structure having increased on-current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15909888A JP2656554B2 (ja) | 1988-06-29 | 1988-06-29 | 薄膜トランジスタとそれを用いたアクティブマトリクス回路基板および画像表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2631397A Division JP2842429B2 (ja) | 1997-02-10 | 1997-02-10 | 薄膜トランジスタとそれを用いたアクティブマトリクス回路基板および画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210329A true JPH0210329A (ja) | 1990-01-16 |
| JP2656554B2 JP2656554B2 (ja) | 1997-09-24 |
Family
ID=15686195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15909888A Expired - Lifetime JP2656554B2 (ja) | 1988-06-29 | 1988-06-29 | 薄膜トランジスタとそれを用いたアクティブマトリクス回路基板および画像表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2656554B2 (ja) |
| KR (1) | KR0152984B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5156430A (en) * | 1990-12-19 | 1992-10-20 | Yoshida Kogyo K.K. | Coupling device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102198848B1 (ko) | 2017-11-16 | 2021-01-05 | 주식회사 엘지화학 | 센싱 어셈블리 및 버스바 어셈블리를 포함하는 배터리 모듈 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61145869A (ja) * | 1984-12-19 | 1986-07-03 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
| JPS61171166A (ja) * | 1985-01-24 | 1986-08-01 | Sharp Corp | 薄膜トランジスタおよびその製造法 |
-
1988
- 1988-06-29 JP JP15909888A patent/JP2656554B2/ja not_active Expired - Lifetime
-
1989
- 1989-06-28 KR KR1019890008970A patent/KR0152984B1/ko not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61145869A (ja) * | 1984-12-19 | 1986-07-03 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
| JPS61171166A (ja) * | 1985-01-24 | 1986-08-01 | Sharp Corp | 薄膜トランジスタおよびその製造法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5156430A (en) * | 1990-12-19 | 1992-10-20 | Yoshida Kogyo K.K. | Coupling device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900001008A (ko) | 1990-01-30 |
| JP2656554B2 (ja) | 1997-09-24 |
| KR0152984B1 (ko) | 1998-11-16 |
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Legal Events
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