JPH0748563B2 - 薄膜トランジスタ装置 - Google Patents
薄膜トランジスタ装置Info
- Publication number
- JPH0748563B2 JPH0748563B2 JP63193221A JP19322188A JPH0748563B2 JP H0748563 B2 JPH0748563 B2 JP H0748563B2 JP 63193221 A JP63193221 A JP 63193221A JP 19322188 A JP19322188 A JP 19322188A JP H0748563 B2 JPH0748563 B2 JP H0748563B2
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- Japan
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- thin film
- film transistor
- electrode
- drain electrode
- gate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
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- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、たとえばアクティブ・マトリクス形液晶表示
装置などに好適に用いられる薄膜トランジスタ装置に関
する。
装置などに好適に用いられる薄膜トランジスタ装置に関
する。
従来の技術 典型的な先行技術は、第４図に示されている。薄膜トラ
ンジスタ（略称、TFT）１は、ゲートバスライン２上に
ゲート絶縁膜（図示せず）を介して半導体層３が積層さ
れ、この半導体層３上に予め定められた間隔L1をあけて
ソース電極５およびドレイン電極４が配設されて構成さ
れる。このような薄膜トランジスタ１は、たとえば第５
図に示されるアクティブ・マトリクス液晶表示装置に適
応される。すなわち、アクティブ・マトリクス形液晶表
示装置は、マトリクス状に配列された複数の絵素Ａmnに
個別的に薄膜トランジスタ１が付加されたガラス基板
と、その対向側のガラス基板に対向電極を取付け、両基
板間に適当な液晶を封入して構成される。
ンジスタ（略称、TFT）１は、ゲートバスライン２上に
ゲート絶縁膜（図示せず）を介して半導体層３が積層さ
れ、この半導体層３上に予め定められた間隔L1をあけて
ソース電極５およびドレイン電極４が配設されて構成さ
れる。このような薄膜トランジスタ１は、たとえば第５
図に示されるアクティブ・マトリクス液晶表示装置に適
応される。すなわち、アクティブ・マトリクス形液晶表
示装置は、マトリクス状に配列された複数の絵素Ａmnに
個別的に薄膜トランジスタ１が付加されたガラス基板
と、その対向側のガラス基板に対向電極を取付け、両基
板間に適当な液晶を封入して構成される。
前記各絵素は、薄膜トランジスタ１においてドレイン電
極４に接続された透明導電体から成る絵素電極６によっ
て実現される。ゲートバスライン２に与えられるゲート
電圧によってトランジスタ１が選択状態から非選択状態
に切換わると、ソース電極５に供給された電流がドレイ
ン電極４に流れ、これによって絵素電極６が充電されて
表示装置11のコントラストを変化させる。
極４に接続された透明導電体から成る絵素電極６によっ
て実現される。ゲートバスライン２に与えられるゲート
電圧によってトランジスタ１が選択状態から非選択状態
に切換わると、ソース電極５に供給された電流がドレイ
ン電極４に流れ、これによって絵素電極６が充電されて
表示装置11のコントラストを変化させる。
発明が解決しようとする課題 このような薄膜トランジスタ１は、その構造上、ゲート
バスライン２とドレイン電極４とが重なる部分（第４図
において斜線を付した部分）S1に寄生容量が発生する。
この状態の等価回路を第６図に示す。基板間に封入され
ている液晶の容量をCaとし、ドレイン電極４とゲートバ
スライン２との間に発生した寄生容量８の容量をCbとす
ると、寄生容量８が発生することによって降下する電圧
ΔＶは、 ΔＶ＝Vp・Cb/（Cb＋Ca） ……（１） と表わすことができる。ここで、Vpはゲート信号の振幅
を示す。このように寄生容量８が発生すると、前記降下
電圧ΔＶ分だけ絵素電極６に印加される電圧が低くな
る。
バスライン２とドレイン電極４とが重なる部分（第４図
において斜線を付した部分）S1に寄生容量が発生する。
この状態の等価回路を第６図に示す。基板間に封入され
ている液晶の容量をCaとし、ドレイン電極４とゲートバ
スライン２との間に発生した寄生容量８の容量をCbとす
ると、寄生容量８が発生することによって降下する電圧
ΔＶは、 ΔＶ＝Vp・Cb/（Cb＋Ca） ……（１） と表わすことができる。ここで、Vpはゲート信号の振幅
を示す。このように寄生容量８が発生すると、前記降下
電圧ΔＶ分だけ絵素電極６に印加される電圧が低くな
る。
第７図は、液晶駆動電圧と液晶表示装置の透過率の関係
を示したグラフである。ノーマリホワイト方式を用いた
場合には、印加電圧が大きくなるに従って液晶表示装置
を透過する光の透過率は減少する性質を有する。前述し
た寄生容量８が存在しなければ、たとえば印加電圧V0に
対して透過率T0が保持されるけれども、容量Cbを有する
寄生容量８が発生すると、絵素電極６に印加される電圧
V1は、 V1＝V0−ΔＶ ……（２） となり、前述した降下電圧ΔＶだけその印加電圧が低下
する。これによって透過率がT1に増大してしまい、寄生
容量が存在しない場合に比べてその絵素電極で駆動され
る絵素が白っぽくなり、表示画面のコントラストが劣化
してしまう。
を示したグラフである。ノーマリホワイト方式を用いた
場合には、印加電圧が大きくなるに従って液晶表示装置
を透過する光の透過率は減少する性質を有する。前述し
た寄生容量８が存在しなければ、たとえば印加電圧V0に
対して透過率T0が保持されるけれども、容量Cbを有する
寄生容量８が発生すると、絵素電極６に印加される電圧
V1は、 V1＝V0−ΔＶ ……（２） となり、前述した降下電圧ΔＶだけその印加電圧が低下
する。これによって透過率がT1に増大してしまい、寄生
容量が存在しない場合に比べてその絵素電極で駆動され
る絵素が白っぽくなり、表示画面のコントラストが劣化
してしまう。
本発明の目的は、ドレイン電極とゲート電極間に発生す
る寄生容量を可及的に低減することができる薄膜トラン
ジスタ装置を提供することである。
る寄生容量を可及的に低減することができる薄膜トラン
ジスタ装置を提供することである。
課題を解決するための手段 本発明は、電気絶縁性基板上にゲート電極と半導体層と
がこの順序に積層され、半導体層上にはソース電極とド
レイン電極とが相互に間隔をあけて配置され、ソース電
極とドレイン電極との間の半導体層にチャネル領域が構
成される薄膜トランジスタ装置において、 前記積層方向から見たドレイン電極とゲート電極との共
通部分が該方向から見たソース電極とゲート電極との共
通部分よりも小さく選ばれることを特徴とする薄膜トラ
ンジスタ装置である。
がこの順序に積層され、半導体層上にはソース電極とド
レイン電極とが相互に間隔をあけて配置され、ソース電
極とドレイン電極との間の半導体層にチャネル領域が構
成される薄膜トランジスタ装置において、 前記積層方向から見たドレイン電極とゲート電極との共
通部分が該方向から見たソース電極とゲート電極との共
通部分よりも小さく選ばれることを特徴とする薄膜トラ
ンジスタ装置である。
作 用 本発明に従えば、ドレイン電極とゲート電極との共通部
分をソース電極とゲート電極との共通部分よりも小さく
選ぶ。これによって、ソース電極とドレイン電極との間
隔を変えることなく、ドレイン電極とゲート電極との間
に発生する寄生容量を可及的に小さくすることができ
る。したがって、本発明の薄膜トランジスタ装置をたと
えばアクティブ・マトリクス形液晶表示装置などに適応
した場合においても、前述した寄生容量に基づく悪影響
を可及的に抑制することができ、その表示品質の劣化を
防止することができる。
分をソース電極とゲート電極との共通部分よりも小さく
選ぶ。これによって、ソース電極とドレイン電極との間
隔を変えることなく、ドレイン電極とゲート電極との間
に発生する寄生容量を可及的に小さくすることができ
る。したがって、本発明の薄膜トランジスタ装置をたと
えばアクティブ・マトリクス形液晶表示装置などに適応
した場合においても、前述した寄生容量に基づく悪影響
を可及的に抑制することができ、その表示品質の劣化を
防止することができる。
実施例 第１図は本発明の一実施例の薄膜トランジスタ10が適応
されたアクティブ・マトリクス液晶表示装置11の拡大平
面図であり、第２図は第１図の切断面線II−IIから見た
断面図である。アクティブ・マトリクス形液晶表示装置
11は、たとえばITOなどから成る複数の絵素電極12がマ
トリクス状に配列されており、各絵素電極12には薄膜ト
ランジスタ10が付加されている。
されたアクティブ・マトリクス液晶表示装置11の拡大平
面図であり、第２図は第１図の切断面線II−IIから見た
断面図である。アクティブ・マトリクス形液晶表示装置
11は、たとえばITOなどから成る複数の絵素電極12がマ
トリクス状に配列されており、各絵素電極12には薄膜ト
ランジスタ10が付加されている。
薄膜トランジスタ10は、ガラス基板15上にたとえばタン
タル（Ta）などから成るゲートバスライン16が形成さ
れ、このゲートバスライン16上に、たとえば窒化シリコ
ン（SiNx）などから成るゲート絶縁層17、真性アモルフ
ァスシリコン（ａ−Si）などから成る半導体層18、窒化
シリコン（SiNx）などから成るエッチングストッパ19が
この順序で形成される。半導体層18およびエッチングス
トッパ19上には、良好なオーミックコンタクトをとるた
めのｎ型アモルファスシリコン層20,21を介してソース
電極23およびドレイン電極24が形成される。
タル（Ta）などから成るゲートバスライン16が形成さ
れ、このゲートバスライン16上に、たとえば窒化シリコ
ン（SiNx）などから成るゲート絶縁層17、真性アモルフ
ァスシリコン（ａ−Si）などから成る半導体層18、窒化
シリコン（SiNx）などから成るエッチングストッパ19が
この順序で形成される。半導体層18およびエッチングス
トッパ19上には、良好なオーミックコンタクトをとるた
めのｎ型アモルファスシリコン層20,21を介してソース
電極23およびドレイン電極24が形成される。
このような薄膜トランジスタ10では、前記ソース電極23
はゲートバスライン16と直交して形成されるソースバス
ライン25から延びており、ドレイン電極24は前記絵素電
極12に電気的に接続される。ゲートバスライン16とソー
スバスライン25とが交差する部分には、ゲートバスライ
ン16とソースバスライン25との間の電流の漏れを防ぐた
めの絶縁膜31およびエッチングストッパ32が形成され
る。ゲートバスライン16に与えられるゲート電圧に従っ
て該薄膜トランジスタ10が非選択状態から選択状態に切
換わると、ソースバスライン25に供給される電流がソー
ス電極23からドレイン電極24に流れ、液晶表示装置が充
電される。これによって液晶表示装置の透過率が変化
し、所望のコントラストを得ることができる。
はゲートバスライン16と直交して形成されるソースバス
ライン25から延びており、ドレイン電極24は前記絵素電
極12に電気的に接続される。ゲートバスライン16とソー
スバスライン25とが交差する部分には、ゲートバスライ
ン16とソースバスライン25との間の電流の漏れを防ぐた
めの絶縁膜31およびエッチングストッパ32が形成され
る。ゲートバスライン16に与えられるゲート電圧に従っ
て該薄膜トランジスタ10が非選択状態から選択状態に切
換わると、ソースバスライン25に供給される電流がソー
ス電極23からドレイン電極24に流れ、液晶表示装置が充
電される。これによって液晶表示装置の透過率が変化
し、所望のコントラストを得ることができる。
第３図は、薄膜トランジスタ10の簡略化した拡大平面図
である。本実施例では、ドレイン電極24とゲートバスラ
イン16との間に発生する寄生容量Cbを低減するために、
積層方向から見たドレイン電極24とゲートバスライン16
との共通部分の面積Saを該方向から見たソース電極23と
ゲートバスライン16との共通部分の面積Sbよりも小さく
選び、ソース電極23とドレイン電極24との間隔L1は従来
と同じ長さとなるような構成とした。このような構成に
して寄生容量を低減させるようにしたのは、以下の理由
による。
である。本実施例では、ドレイン電極24とゲートバスラ
イン16との間に発生する寄生容量Cbを低減するために、
積層方向から見たドレイン電極24とゲートバスライン16
との共通部分の面積Saを該方向から見たソース電極23と
ゲートバスライン16との共通部分の面積Sbよりも小さく
選び、ソース電極23とドレイン電極24との間隔L1は従来
と同じ長さとなるような構成とした。このような構成に
して寄生容量を低減させるようにしたのは、以下の理由
による。
一般に、寄生容量Cbは、次の第３式で表わすことができ
る。
る。
Cb＝ε０・ε・Sa/d ……（３） ε0;真空の誘電率 ε；ゲート絶縁膜17の比誘電率 d;ゲート絶縁膜17の膜厚 第３式から明らかなように、ゲート絶縁膜17の材質を変
更せずに寄生容量Cbを低減させるためには、ゲート絶縁
膜17の膜厚を増加させるか、あるいは前記共通部分の面
積Saを減らすかのいずれかの方法が考えられる。しかし
ながら、ゲート絶縁膜17の膜厚ｄを変化させることは、
該薄膜トランジスタ10の電気的特性を変化させることに
なり、この膜厚ｄを変化させることは好ましくない。ま
た、この薄膜トランジスタ10の電気的特性は、ソース電
極23とドレイン電極24の間に形成されるチャネル領域30
の大きさ、すなわちチャネル幅（ソース電極23およびド
レイン電極24の幅）W1とチャネル長（ソース電極23とド
レイン電極24との間隔）L1とに大きく依存している。
更せずに寄生容量Cbを低減させるためには、ゲート絶縁
膜17の膜厚を増加させるか、あるいは前記共通部分の面
積Saを減らすかのいずれかの方法が考えられる。しかし
ながら、ゲート絶縁膜17の膜厚ｄを変化させることは、
該薄膜トランジスタ10の電気的特性を変化させることに
なり、この膜厚ｄを変化させることは好ましくない。ま
た、この薄膜トランジスタ10の電気的特性は、ソース電
極23とドレイン電極24の間に形成されるチャネル領域30
の大きさ、すなわちチャネル幅（ソース電極23およびド
レイン電極24の幅）W1とチャネル長（ソース電極23とド
レイン電極24との間隔）L1とに大きく依存している。
したがって、該薄膜トランジスタ10の電気的特性を変化
することなく寄生容量Cbを低減させるためには、前記チ
ャネル幅W1およびチャネル長L1を変えることなく前記共
通部分の面積Saを減らすことが考えられる。そこで本実
施例の薄膜トランジスタ10は、第３図に示されるような
非対称構造が選ばれている。このような構造の薄膜トラ
ンジスタ10は、その製造工程においては、前記チャネル
領域30のギャップを形成するためのエッチングのマスク
パターンを変更するだけでよく、他の製造工程を変更す
る必要はなく、容易に実現することが可能となる。
することなく寄生容量Cbを低減させるためには、前記チ
ャネル幅W1およびチャネル長L1を変えることなく前記共
通部分の面積Saを減らすことが考えられる。そこで本実
施例の薄膜トランジスタ10は、第３図に示されるような
非対称構造が選ばれている。このような構造の薄膜トラ
ンジスタ10は、その製造工程においては、前記チャネル
領域30のギャップを形成するためのエッチングのマスク
パターンを変更するだけでよく、他の製造工程を変更す
る必要はなく、容易に実現することが可能となる。
なお、このような非対称構造にすることによってソース
電極23とゲートバスライン16との共通部分の面積Sbが増
加し、ソース電極23とゲートバスライン16との間の静電
容量が増加することになる。これは、該薄膜トランジス
タ10の静電耐圧が増加することになり、該薄膜トランジ
スタ10の品質を向上させることになる。
電極23とゲートバスライン16との共通部分の面積Sbが増
加し、ソース電極23とゲートバスライン16との間の静電
容量が増加することになる。これは、該薄膜トランジス
タ10の静電耐圧が増加することになり、該薄膜トランジ
スタ10の品質を向上させることになる。
このように本実施例では薄膜トランジスタ10の電気的特
性を変化させることなく、製造工程において若干の変更
を行うだけでドレイン電極24とゲートバスライン16との
間の寄生容量Cbを低減することができ、寄生容量Cbに起
因した液晶表示装置11のコントラストの劣化を抑制する
ことができ、該表示装置11の表示品質の向上に寄与する
ことができる。なお、本発明は、たとえばカラーフィル
タを用いてカラー表示を行うアクティブ・マトリクス型
液晶表示装置などの薄膜トランジスタにも適用すること
ができる。
性を変化させることなく、製造工程において若干の変更
を行うだけでドレイン電極24とゲートバスライン16との
間の寄生容量Cbを低減することができ、寄生容量Cbに起
因した液晶表示装置11のコントラストの劣化を抑制する
ことができ、該表示装置11の表示品質の向上に寄与する
ことができる。なお、本発明は、たとえばカラーフィル
タを用いてカラー表示を行うアクティブ・マトリクス型
液晶表示装置などの薄膜トランジスタにも適用すること
ができる。
発明の効果 以上のように本発明に従えば、薄膜トランジスタの電気
的特性を変化することなく、製造工程において若干の変
更を行うことによって、ドレイン電極とゲート電極との
間に発生する寄生容量を可及的に低減することができ
る。
的特性を変化することなく、製造工程において若干の変
更を行うことによって、ドレイン電極とゲート電極との
間に発生する寄生容量を可及的に低減することができ
る。
第１図は本発明の一実施例の薄膜トランジスタ10が適応
されるアクティブ・マトリクス形液晶表示装置11の一部
の拡大平面図、第２図は第１図の切断面線II−IIから見
た断面図、第３図は薄膜トランジスタ10の簡略化した構
成を示す平面図、第４図は典型的な先行技術を示す平面
図、第５図は一般的なアクティブ・マトリクス形液晶表
示装置の簡略化した構成を示す平面図、第６図は寄生容
量８に関連した等価回路図、第７図は液晶表示装置にお
ける印加電圧−透過率特性を示すグラフである。 11……アクティブ・マトリクス形液晶表示装置、12……
絵素電極、16……ゲートバスライン、17……ゲート絶縁
膜、18……半導体層、23……ソース電極、24……ドレイ
ン電極、25……ソースバスライン
されるアクティブ・マトリクス形液晶表示装置11の一部
の拡大平面図、第２図は第１図の切断面線II−IIから見
た断面図、第３図は薄膜トランジスタ10の簡略化した構
成を示す平面図、第４図は典型的な先行技術を示す平面
図、第５図は一般的なアクティブ・マトリクス形液晶表
示装置の簡略化した構成を示す平面図、第６図は寄生容
量８に関連した等価回路図、第７図は液晶表示装置にお
ける印加電圧−透過率特性を示すグラフである。 11……アクティブ・マトリクス形液晶表示装置、12……
絵素電極、16……ゲートバスライン、17……ゲート絶縁
膜、18……半導体層、23……ソース電極、24……ドレイ
ン電極、25……ソースバスライン
Claims (1)
- 【請求項１】電気絶縁性基板上にゲート電極と半導体層
とがこの順序に積層され、半導体層上にはソース電極と
ドレイン電極とが相互に間隔をあけて配置され、ソース
電極とドレイン電極との間の半導体層にチャネル領域が
構成される薄膜トランジスタ装置において、 前記積層方向から見たドレイン電極とゲート電極との共
通部分が該方向から見たソース電極とゲート電極との共
通部分よりも小さく選ばれることを特徴とする薄膜トラ
ンジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63193221A JPH0748563B2 (ja) | 1988-08-01 | 1988-08-01 | 薄膜トランジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63193221A JPH0748563B2 (ja) | 1988-08-01 | 1988-08-01 | 薄膜トランジスタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0242763A JPH0242763A (ja) | 1990-02-13 |
| JPH0748563B2 true JPH0748563B2 (ja) | 1995-05-24 |
Family
ID=16304330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63193221A Expired - Lifetime JPH0748563B2 (ja) | 1988-08-01 | 1988-08-01 | 薄膜トランジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748563B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3512849B2 (ja) * | 1993-04-23 | 2004-03-31 | 株式会社東芝 | 薄膜トランジスタおよびそれを用いた表示装置 |
| DE19545556A1 (de) * | 1995-12-06 | 1997-06-12 | Siemens Ag | Feldeffekttransistor |
| EP1058310A3 (en) * | 1999-06-02 | 2009-11-18 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP3420201B2 (ja) * | 1999-12-22 | 2003-06-23 | 日本電気株式会社 | 液晶表示装置 |
| JP5707914B2 (ja) * | 2010-12-13 | 2015-04-30 | ソニー株式会社 | 酸化物半導体を用いる装置、表示装置、及び、電子機器 |
-
1988
- 1988-08-01 JP JP63193221A patent/JPH0748563B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0242763A (ja) | 1990-02-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080524 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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