JPH02103652A - メモリパトロール処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 他のデータ処理装置と接続されたデータ処理装置におけ
るメモリパトロール処理方式に関しメモリパトロール処
理による処理の遅れや効率の低下をなくすることを目的
とし 上位装置である第１のデータ処理装置と、下位装置であ
って、メモリと、パトロール処理部及び起動要求処理部
を有するプロセッサと、転送制御部と、転送起動フラグ
とを備え、前記起動要求処理部が起動要求処理を行う第
２のデータ処理装置と、前記第１及び第２のデータ処理
装置を接続するバスとを備えたデータ処理システムにお
いて。

前記起動要求処理が終了した時に前記起動要求処理部が
前記転送起動フラグをオンとし、前記転送起動フラグの
オンにより、前記転送制御部が前記起動要求処理の結果
を前記バスを介して前記第１のデータ処理装置に転送し
、前記転送起動フラグのオンにより、前記転送中に、前
記パトロール処理部が前記メモリについてメモリパトロ
ール処理を行うように構成する。

〔産業上の利用分野〕

本発明はメモリパトロール処理方式に関し、更に詳しく
は、他のデータ処理装置と接続されたデータ処理装置に
おけるメモリパトロール処理方式に関する。

データ処理装置を長時間運転すると、メモリにおいて１
ビツトエラー又は２ピントエラー等の発生する割合が大
きくなる。そこで、定期的にメモリをパトロールしてこ
れらのエラーの修正又は検出を行うメモリパトロール処
理が行われる。

〔従来の技術〕

第５図は従来技術説明図であり、同図において１は上位
中央処理装置、２はバス、３は下位処理装置、４はメモ
リ、５はプロセッサ、６はパトロール処理部、７は起動
要求処理部、１４はパトロールタイマーである。

下位装置である１つのデータ処理装置（下位処理装置）
３は、バス２を介して、上位装置である他の１つのデー
タ処理装置（上位処理装置）１と接続されている。

下位処理装置３は、そのメモリ４についてメモリパトロ
ール処理を行う。

即チ、パトロールタイマー１４が一定時間毎にパトロー
ル要求を発して割り込むと、これをトリガとしてパトロ
ール処理部６がメモリ４のパトロールを行う。そして２
パトロ一ル処理部６は、１ビツトエラーがあった場合に
は当該エラー（エラーを含むデータ）を修正し、２ビツ
トエラーがあった場合には当該エラーの位置を検出する
。このようなエラーの修正、検出を行うために１例えば
ＥＣＣ（Ｅｒｒｏｒ　　Ｃｏｒｒｅｃｔｉｎｇ　Ｃｏｄ
ｅ　）が採用される。１回のメモリパトロール処理にお
いてはメモリ４の一部がその対象とされ、複数回のメモ
リパトロール処理によってメモリ４全体についての処理
が終了する。

〔発明が解決しようとする課題〕

第６図は従来技術の問題点を示す図である。

図示の如く、プロセッサ５がアイドル処理を行っている
状態（上位中央処理装置１からの起動要求を待っている
状Ｌｉ）にある時、パトロールタイマー１４がパトロー
ル要求を発したとする。これを受けて、パトロール処理
部６は割り込みを発生し、所定のメモリパトロール処理
を行う。

このメモリパトロール処理の実行中に、上位処理装置１
から下位処理装置３に対して起動要求（コマンド等の発
行）があったとする。プロセッサ５又は起動要求処理部
７は、この起動要求を受けて当該起動要求に係わる処理
（起動要求処理）を実行しようとする。しかし、パトロ
ール処理部６がメモリパトロール処理を実行しているの
でその終了までｔ１時間だけ待たされる。この後、起動
要求処理部７が起動要求処理を実行する。この処理が終
了すると、下位処理装置３から上位処理装置１に対して
起動要求処理の結果等の転送（起動要求応答）がなされ
、上位処理装置１は応答を受は付ける。

以上から明らかなように、従来技術によれば。

上位処理装置１側からみると上位装置であるにも拘わら
ずその起動要求が待たされるという問題があった。また
、起動要求（処理）がｔ１時間だけ待たされた結果、そ
の分上位処理装置１における処理が遅れ、処理の効率が
低下するという問題があった。

本発明は、メモリパトロール処理による処理の遅れや効
率の低下をなくしたメモリパトロール処理方式を提供す
ることを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理構成図であり２本発明によるデー
タ処理システムを示している。

第１図において、１は上位処理装置、２はバス３は下位
処理装置、４はメモリ、５はプロセッサ。

６はパトロール処理部、７は起動要求処理部、８は転送
制御部、９は転送起動フラグである。

下位装置である１つのデータ処理装置（下位処理装置）
３は、バス２を介して、上位装置である他の１つのデー
タ処理装置（上位処理装置）ｌと接続されている。

下位処理装置１は、必要に応じて、下位処理装置３に対
して起動要求（コマンド等の発行による処理要求）を行
う。下位処理装置３は、起動要求を受けて当該起動要求
に係わる処理（起動要求処理）を実行し、その結果を上
位処理装置１に対して転送する。

起動要求処理部７又はプロセッサ５は、起動要求処理を
実行し、これが終了した時に転送起動フラグ９をオンと
することにより転送制御部８に当該起動要求処理の結果
の転送（起動要求応答）を要求する。

パトロール処理部６又はプロセッサ５は、転送起動フラ
グ９がオンとされることにより、これをトリガとして、
メモリ４についてのメモリパトロール処理を行う。パト
ロール処理部６はメモリ４のパトロールを行い１例えば
ＥＣＣにより、１ビツトエラーがあった場合には当該エ
ラー（エラーを含むデータ）を修正し、２ピントエラー
があった場合には当該エラーの位置を検出する。１回の
メモリパトロール処理においてはメモリ４の一部がその
対象とされ、複数回のメモリパトロール処理によってメ
モリ４全体についてのメモリパトロール処理が終了する
。

転送制御部８は、上位処理装置１から転送されてきた起
動要求を取り込む。また、転送制御部８は、転送起動フ
ラグ９がオンとされることにより。

上位処理袋ｆｌに対して起動要求処理の結果を転送する
（転送を開始する）。これらの転送は、全てバス２を介
して行われる。

〔作用〕

第２図は本発明の作用説明図である。

図示の如く、プロセッサ５がアイドル処理を行っている
状態（上位処理装置１からの起動要求を待っている状態
）にある時、上位処理装置１からの起動要求があったと
する。この起動要求の転送の間、バス２及び転送制御部
８は当該転送のためＢ　ｕｓｙ　とされる。

起動要求を受けた起動要求処理部７は、起動要求処理を
実行し、これが終了した時点で転送起動フラグ９をオン
とする（“１”にセットする）。

転送起動フラグ９がオンとされたことにより。

転送制御部８は、起動要求処理の結果をバス２を介して
上位処理装置１に転送する。この転送の間。

バス２及び転送制御部８は当該転送のためＢｕｓｙとさ
れる。上位処理装置１は、この起動要求応答を受は付け
る。

一方、転送起動フラグ９がオンとされたことにより、こ
れをトリガとして、パトロール処理部６はメモリ４につ
いてのメモリパトロール処理を行う。転送制御部８が転
送を行っている間プロセッサ５は待ち状態となるので、
メモリパトロール処理を行うことができる。また、転送
時間は通常１〜２μｓｅｃ程度であるのに対し、メモリ
パトロール処理時間は通常１μｓｅｃ以下であるので、
メモリパトロール処理を転送よりも先に終了することが
できる。

以上のように３本発明によれば、転送制御部８による起
動要求処理の結果の転送中にメモリパトロール処理を行
うことによって、上位処理装置１からの起動要求が待た
されることをなくシ、これによる処理の遅れや効率の低
下をなくすことができる。また、メモリパトロール処理
の起動を転送起動フラグ９を用いて行っているので、パ
トロールタイマー１４を省略することができる。

〔実施例〕

第３図は実施例構成図であり、データ処理システムを示
している。

第３図において、１０は転送終結フラグ、１１は１ビツ
トエラー検出フラグ、１２はパトロールアドレスレジス
タ５１３ば内部バスである。また４１はメモリライト・
ＥＣＣ生成回路、４２はメモリデータ部、４３はＥＣＣ
メモリデータ部。

４４はメモリリード・ＥＣＣチエツク回路であり。

メモリ４を構成する。

本実施例においては、下位処理装置３は特に上位処理装
置ｌの中央処理装置（以下、中央処理装置１）に接続さ
れる。即ち下位処理装置３は中央処理装置１の下位に接
続されるアダプタである。

このアダプタ３はマイクロプログラミング方式のデータ
処理装置である。従って、メモリパトロール処理を行う
機能（パトロール処理部６）及び起動要求処理を行う機
能（起動要求処理部７）はファームウェアがプロセッサ
５上で動作することにより実現される。

転送終結フラグＩＯは、起動要求処理の結果の転送が終
了した時に、転送制御部８によってオンとされる（“１
”にセットされる）。

１ビツトエラー檎出フラグ１１は、メモリパトロール処
理において、当該処理の対象となっているアドレスのデ
ータに１ビツトエラーが検出された時に、メモリリード
・ＥＣＣチエツク回路４４によってオンとされる（ｌ″
にセントされる）。

１ビツトエラー検出フラグ１１力び１”の時、当該エラ
ーを含むデータの修正が行われる。

パトロールアドレスレジスタ１２は、メモリ４の１つの
アドレスを格納し、順にカウントアツプされる。パトロ
ールアドレスレジスタ１２の示すアドレスについて、メ
モリパトロール処理が行われる。

メモリ４において、メモリライト・ＥＣＣ生成回路４１
は、データをメモリデータ部４２に書き込むと共に、当
該データについてのＥＣＣデータを生成してＥＣＣＣＣ
メモリデータ部外３き込む。

メモリリード・ＥＣＣチエツク回路４４は、データをメ
モリデータ部４２から読み出すと共に、当該データにつ
いてのＥＣＣデータをＥＣＣＣＣメモリデータ部外３読
み出してエラーの有無のチエツクを行う。そして、エラ
ー（１ビツトエラー）が）灸出された場合に、メモリリ
ード・ＥＣＣチエツク回路４４は１ピツ［・エラー検出
フラグ１１をオンとする。

第４図はメモリパトロール処理フローである。

（フェーズｌ） ■　アダプタ３のファームウェア又はプロセッサ５は、
上位装置である中央処理装置１からの起動要求を待って
いるアイドル処理の状態にある。

（フェーズ２） ■　中央処理装置１は、アダプタ３に対して処理を依頼
するため、バス２を介して、アダプタ３に対する起動要
求（コマンドによる処理要求）をする。

（フェーズ３） この起動要求があると、ファームウェアは割り込みを生
じ、起動要求処理部７　（アダプタ３）は起動要求処理
を行う。

（フェーズ４） ■　起動要求処理が終わると、中央処理装置１に対して
当該処理の結果等の応答を行うため、起動要求処理部７
は転送起動フラグ９をオンにする。

この転送起動フラグ９のオンにより、転送制御部８が、
バス２を介して、中央処理装置ｌに対して当該処理の結
果を転送する。

（フェーズ５） 転送起動フラグ９のオンと同時にプロセッサ５は転送終
結を待つ状態となる。この待ち時間を利用して、メモリ
パトロール処理がパトロール処理部６によって次のよう
に行われる。

■　パトロールアドレスレジスタ１２で示されるアドレ
スの内容（データ）及びこれに対応するＥＣＣデータを
、各々、メモリデータ部４２及びＥＣＣＣＣメモリデー
タ部外３．メモリリード・ＥＣＣチエツク回路４４に読
み出す。メモリリード・ＥＣＣチエツク回路４４は、Ｅ
ＣＣデータを用いて当８亥データについてのＥＣＣチエ
ツクを行い。

１ビツトエラーを検出した場合は１ビツトエラー検出フ
ラグ１１をｌ″とする。１ビツトエラーを含むデータは
、メモリリード・ＥＣＣチエツク回路４４により正しい
内容に修正され、プロセッサ５内のレジスタに格納され
る。

■　１ビツトエラー検出フラグ１１が“１”か否かが調
べられる。

■　１ビフトエラー検出フラグ１１が１１′の場合、メ
モリ４内の当該アドレスのデータは誤りである。そこで
、先に修正してプロセッサ５内のレジスタに格納したデ
ータを、メモリ４の当該アドレスに書き込む。即ち、メ
モリライト・ＥＣＣ生成回路４１は、修正されたデータ
をメモリデータ部４２に書き込むと共に、修正されたデ
ータについてのＥＣＣデータを生成してＥＣＣメモリデ
ー７部４３に書き込む。この結果、１ビツトエラーは、
一応修正される。

■　エラーの原因がメモリ４の固定障害（ハードウェア
エラー）であるか否かが調べられる。

まず一応固定障害はないものとして、再度、処理■及び
■が行われる。

そして、再び１ビツトエラー検出フラグ１１が“１”と
なっていた場合は、メモリ４に固定障害があるとみなし
てロギング等のエラー処理を行う。

なおこの時は、処理■は省略してよい。

一方、１ビツトエラー検出フラグ１１が“１″でなかっ
たく“０゛となっていた）場合は、先のエラーの原因は
ソフトウェアエラーであり、１ビツトエラーが正しく修
正されていることが確認される。

■　１ビツトエラー検出フラグ１１が“０′の場合、パ
トロールアドレスレジスタ１２を＋１だけカウントアン
プして次のパトロールアドレスを示すようにする。

以上でメモリパトロール処理を終了する。

（フェーズ６） ■　ファームウェア又はプロセッサ５は転送終結。

即ち、転送終結フラグ１０が１°になるのを待つ状態に
なる。

（フェーズ７） 転送が終了すると、転送制御部８は転送終結フラグ１０
を“ｌ”とする。

ファームウェア又はプロセッサ５は、転送終結フラグ１
０が“１”になると、再びアイドル処理の状態に戻る（
処理■に戻る）。

このように、メモリパトロール処理は、中央処理装置１
へのデータ転送のためのバス２の起動と同時に起動され
、バス２がＢ　ｕｓｙ中にその処理を終える。従って、
アダプタ３におけるメモリパトロール処理が中央処理装
置１の運転に影響を与えることはなくなり、パトロール
タイマー１４も省略できる。

〔発明の効果〕

以上説明したように１本発明によれば、メモリパトロー
ル処理において、起動要求処理の結果の転送のためのバ
スの起動と共にメモリパトロール処理を起動し、当該転
送中にメモリパトロール処理を行うことによって、起動
要求が待たされることをなくすことができるので、処理
の遅れや効率の低下をなくすことができ、また、パトロ
ールタイマーを省略できるのでハードウェアを削減する
ことができる。

【図面の簡単な説明】 第１図は本発明の原理構成図。 第２図は本発明の作用説明図。 第３図は実施例構成図。 第４図はメモリパトロール処理フロー 第５図は従来技術説明図。 第６図は従来技術の問題点を示す図。 第１図において、１は上位処理装置、２はバス。 ３は下位処理装置、４はメモリ、５はプロセッサ。 ６はパトロール処理部、７は起動要求処理部、８は転送
制御部、９は転送起動フラグである。 特許出願人　株式会社　ビー　エ　ツユ　−代理人弁理
士森１）寛（外２名） 本発明の原理構成図 第 図 転送起動フラグＯＮ 本発明の作用説明図 第 図 家 「 ＋１−嬬 【へ ト

Claims (1)

1. 【特許請求の範囲】 上位装置である第１のデータ処理装置（１）と、下位装
   置であって、メモリ（４）と、パトロール処理部（６）
   及び起動要求処理部（７）を有するプロセッサ（５）と
   、転送制御部（８）と、転送起動フラグ（９）とを備え
   、前記第１のデータ処理装置（１）からの起動要求を受
   けて前記起動要求処理部（７）が起動要求処理を行う第
   ２のデータ処理装置（３）と、 前記第１及び第２のデータ処理装置（１、３）を接続す
   るバス（２）とを備えたデータ処理システムにおいて、 前記起動要求処理が終了した時に前記起動要求処理部（
   ７）が前記転送起動フラグ（９）をオン前記転送起動フ
   ラグ（９）のオンにより、前記転送制御部（８）が前記
   起動要求処理の結果を前記バス（２）を介して前記第１
   のデータ処理装置（１）に転送し、 前記転送起動フラグ（９）のオンにより、前記転送中に
   、前記パトロール処理部（６）が前記メモリ（４）につ
   いてメモリパトロール処理を行うことを特徴としたメモ
   リパトロール処理方式。