JPH021037A - 共有母線のための分配仲裁装置および方法 - Google Patents
共有母線のための分配仲裁装置および方法Info
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- JPH021037A JPH021037A JP63294451A JP29445188A JPH021037A JP H021037 A JPH021037 A JP H021037A JP 63294451 A JP63294451 A JP 63294451A JP 29445188 A JP29445188 A JP 29445188A JP H021037 A JPH021037 A JP H021037A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/378—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a parallel poll method
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Time Recorders, Dirve Recorders, Access Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
コンピュータシステムは、並行して同時に動作する複数
のプロセッサで組織することができる。
のプロセッサで組織することができる。
このようなシステムにおいて、複数のプロセッサはほと
んど独立した形で作動するが、時としてプロセッサ間又
はプロセッサと入出力装置のようなその他のシステムコ
ンポーネントの間で情報を転送することが必要となる。
んど独立した形で作動するが、時としてプロセッサ間又
はプロセッサと入出力装置のようなその他のシステムコ
ンポーネントの間で情報を転送することが必要となる。
これらの情報転送を実行するために、プロセッサ及びそ
の他のシステムコンポーネントに接続する相互通信母線
が備えつけられる。この母線はいかなるユーザーからい
がなるユーザーへも情報を転送することができるのであ
る。このような母線はその作動にきわめて柔軟性がある
が、相互通信母線の秩序だった使用を確保するためのい
くつかの手順がなければならない。本発明は、複数のユ
ーザーによる母線の秩序立った使用を提供するため数人
のユーザーが共用する相互通信母線へのアクセスを制御
することに関するものである。
の他のシステムコンポーネントに接続する相互通信母線
が備えつけられる。この母線はいかなるユーザーからい
がなるユーザーへも情報を転送することができるのであ
る。このような母線はその作動にきわめて柔軟性がある
が、相互通信母線の秩序だった使用を確保するためのい
くつかの手順がなければならない。本発明は、複数のユ
ーザーによる母線の秩序立った使用を提供するため数人
のユーザーが共用する相互通信母線へのアクセスを制御
することに関するものである。
本発明は、各々のユーザーがその別々のチャンネル1本
に結びつけられている多重チャンネル実行順位指定(仲
裁)母線ならびに結びつけられたユーザーの他の各々の
ユーザーに対する現在の優先順位状態を示す各ユーザー
についての優先順位レコードをその特色としている。回
線争奪間隔と使用信号間隔は、各ユーザーに結びつけら
れた状態マシンにより規定される。回線争奪間隔の間、
そのとき相互通信母線を使用したいと考えている各々の
ユーザーは、母線要求信号を伝送することによりその使
用に対し送信権要求(入札)する。
に結びつけられている多重チャンネル実行順位指定(仲
裁)母線ならびに結びつけられたユーザーの他の各々の
ユーザーに対する現在の優先順位状態を示す各ユーザー
についての優先順位レコードをその特色としている。回
線争奪間隔と使用信号間隔は、各ユーザーに結びつけら
れた状態マシンにより規定される。回線争奪間隔の間、
そのとき相互通信母線を使用したいと考えている各々の
ユーザーは、母線要求信号を伝送することによりその使
用に対し送信権要求(入札)する。
各々のユーザーは、1つのトランザクションについてそ
の相互通信母線を使用するための支配的優先順位を有す
るか否か確認するため母線要求信号の解析を行ない、ア
クセスはそれに応じて許可される。使用信号間隔中、そ
のとき相互通信母線を使用しているユーザーは、使用中
信号を伝送する。
の相互通信母線を使用するための支配的優先順位を有す
るか否か確認するため母線要求信号の解析を行ない、ア
クセスはそれに応じて許可される。使用信号間隔中、そ
のとき相互通信母線を使用しているユーザーは、使用中
信号を伝送する。
使用中信号は各々のユーザーによりその優先順位レコー
ドを更新するために用いられ、その結果、最後に使用す
るユーザーに対し、lトランザクションを開始する次の
送信権要求について他の全ての人に従属する優先順位を
与えることになる。
ドを更新するために用いられ、その結果、最後に使用す
るユーザーに対し、lトランザクションを開始する次の
送信権要求について他の全ての人に従属する優先順位を
与えることになる。
トランザクションを開始しているユーザー以外のいく人
かのシステムユーザーからの応答を必要とするトランザ
クションについては、第2ラウンドの送信権要求が行な
われ、いずれかのユーザーが応答する資格を有するか否
か又もしあればそれを行なうためどれが使用可能状態に
されるかを決定する。応答の送信権要求がいかなる要求
者も示さない場合、システムは新しいトランザクション
に対する送信権要求を直ちに開始する;有資格応答者が
単数又は複数ある場合、1人が選ばれ応答のため使用可
能状態にされる。
かのシステムユーザーからの応答を必要とするトランザ
クションについては、第2ラウンドの送信権要求が行な
われ、いずれかのユーザーが応答する資格を有するか否
か又もしあればそれを行なうためどれが使用可能状態に
されるかを決定する。応答の送信権要求がいかなる要求
者も示さない場合、システムは新しいトランザクション
に対する送信権要求を直ちに開始する;有資格応答者が
単数又は複数ある場合、1人が選ばれ応答のため使用可
能状態にされる。
〈実施例〉
図面を参照すると、本発明に従ったアクセス制御システ
ム10は、プロセッサーユーザー12.13及び入出力
装置16による相互通信母線14の使用を制御する。情
報は、トランザクションと呼ばれる予じめ定められた関
連する順次又は並列オペレーションにて相互通信母線上
で転送される。
ム10は、プロセッサーユーザー12.13及び入出力
装置16による相互通信母線14の使用を制御する。情
報は、トランザクションと呼ばれる予じめ定められた関
連する順次又は並列オペレーションにて相互通信母線上
で転送される。
他のプロセッサーのキャッシュメモリーへの読みとり又
は書込み、割込みの肯定応答及に入出力装置への読みと
り又は書き込みといった個別のオペレーションをもつ複
数のタイプのトランザクションがあってよい。いくつか
のトランザクション特に割込み肯定応答やメモリー読取
りは1人のユーザーにより開始され、他のユーザーから
の応答を特徴とする 特に第1図に示されているアクセス制御システムlOに
は、チャンネル、制御母線22及び母線システムクロッ
ク23を有する実行順位指定母線21が含まれている。
は書込み、割込みの肯定応答及に入出力装置への読みと
り又は書き込みといった個別のオペレーションをもつ複
数のタイプのトランザクションがあってよい。いくつか
のトランザクション特に割込み肯定応答やメモリー読取
りは1人のユーザーにより開始され、他のユーザーから
の応答を特徴とする 特に第1図に示されているアクセス制御システムlOに
は、チャンネル、制御母線22及び母線システムクロッ
ク23を有する実行順位指定母線21が含まれている。
母線システムクロックは、母線システム全体を同期化す
る最終的時間増分を規定するタイミング信号を全ての母
線ユーザーに対し生成し伝幡させる。クロックは全ての
母線端末に対し、その立上りエツジが新しい時間増分の
開始を規定しているような一次周期信号(Aクロック)
を伝幡させる。クロックは又、各時間増分の終りに向か
う1時刻を規定する立上りエツジをもつ、Aクロックか
ら移相された二次信号(Bクロック)をも伝幡させる。
る最終的時間増分を規定するタイミング信号を全ての母
線ユーザーに対し生成し伝幡させる。クロックは全ての
母線端末に対し、その立上りエツジが新しい時間増分の
開始を規定しているような一次周期信号(Aクロック)
を伝幡させる。クロックは又、各時間増分の終りに向か
う1時刻を規定する立上りエツジをもつ、Aクロックか
ら移相された二次信号(Bクロック)をも伝幡させる。
Bクロックは一般に、伝帳過度現象が静まった後信号を
ラッチ(回路)に許容するのに用いられる。クロック信
号は第5図に示されている。
ラッチ(回路)に許容するのに用いられる。クロック信
号は第5図に示されている。
代表的ユーザー12は、母線要求ライン19、応答準備
完了ライン50、許諾ライン20、及び応答使用可能ラ
イン51により、結びつけられたアクセス制御装置17
ならびに相互通信母vA14、制御母線22及び母線シ
ステムクロック23に接続される。アクセス制御装置1
7は直接制御母線22及び母線システムクロック23に
接続され、又相互接続キー24を通して実行順位指定母
線21に接続されている。ユーザー12はそのアクセス
制御装置17と共に相互接続キー24、初期設定キー3
8及び相互通信母線14に標準ボート47を通して接続
されている。ユーザー13及び入出力装置16を含むそ
の他のユーザーは、ユーザー12と同様に接続されてい
る。
完了ライン50、許諾ライン20、及び応答使用可能ラ
イン51により、結びつけられたアクセス制御装置17
ならびに相互通信母vA14、制御母線22及び母線シ
ステムクロック23に接続される。アクセス制御装置1
7は直接制御母線22及び母線システムクロック23に
接続され、又相互接続キー24を通して実行順位指定母
線21に接続されている。ユーザー12はそのアクセス
制御装置17と共に相互接続キー24、初期設定キー3
8及び相互通信母線14に標準ボート47を通して接続
されている。ユーザー13及び入出力装置16を含むそ
の他のユーザーは、ユーザー12と同様に接続されてい
る。
アクセス制御装置17には、伝送ライン25、(n−1
)個のモニターライン26、制御回路27、駆動回路2
8、優先順位状態記憶装置29、実行順位指定論理30
、許諾ラッチ37を伴うアクセス許諾回路31、更新回
路32、無送信権請求回路33、初期設定ゲート39及
び更新ゲート34が第2図に示されているように相互接
続されて含まれている。
)個のモニターライン26、制御回路27、駆動回路2
8、優先順位状態記憶装置29、実行順位指定論理30
、許諾ラッチ37を伴うアクセス許諾回路31、更新回
路32、無送信権請求回路33、初期設定ゲート39及
び更新ゲート34が第2図に示されているように相互接
続されて含まれている。
優先順位状態記憶装置29及び実行順位指定論理30の
詳細は第3図に示されている。優先順位状態記憶装置2
9には、できればフリップフロップであると有利である
(n−1)個の2状態記憶素子35が含まれている。記
憶素子35がら出力は並行して(n−1)個のANDゲ
ートへと通る。
詳細は第3図に示されている。優先順位状態記憶装置2
9には、できればフリップフロップであると有利である
(n−1)個の2状態記憶素子35が含まれている。記
憶素子35がら出力は並行して(n−1)個のANDゲ
ートへと通る。
モニターライン26も又並行してANDゲートまで通る
。ANDゲート36の出力は、図示されているとおり伝
送ライン35上で信号Tと組合わさり信号Pを生成する
。
。ANDゲート36の出力は、図示されているとおり伝
送ライン35上で信号Tと組合わさり信号Pを生成する
。
特に第7図に示されている更新回路32は、2状態記憶
素子35の各々のセット入力端に伝送ライン25を接続
しモニターライン26をそれぞれ記憶素子35の各々の
リセット入力端に接続する。
素子35の各々のセット入力端に伝送ライン25を接続
しモニターライン26をそれぞれ記憶素子35の各々の
リセット入力端に接続する。
これらの接続は更新ゲート34を通して行なわれる。初
期設定キー38からの出力ライン40は初期設定ゲート
39を通して記憶素子35のセフ)及びリセット入力端
に接続される。
期設定キー38からの出力ライン40は初期設定ゲート
39を通して記憶素子35のセフ)及びリセット入力端
に接続される。
制御回路27には、アクセス制御装置17のオペレーシ
ョンを制御し相互通信母線上に起こっていることをトラ
ッキングする循環状態マシンが含まれている。この状態
マシンのオペレーションは第6図に示されており、シス
テムオペレーションと関連してさらに詳述される。
ョンを制御し相互通信母線上に起こっていることをトラ
ッキングする循環状態マシンが含まれている。この状態
マシンのオペレーションは第6図に示されており、シス
テムオペレーションと関連してさらに詳述される。
アクセス制御装置18及び付加的なアクセス制御装置は
、アクセス制御装置17と同じである。
、アクセス制御装置17と同じである。
システムのオペレーションに目を向けてみると、ユーザ
ーは、標準的に自分自身の局所的キャッシュメモリーを
用いて、又、母線又はその他のユーザーのものではない
自身の同期化クロックを用いて、はぼ独立的に処理命令
を操作する。時として、実行された計算が、他のシステ
ムコンポーネントとの情報交換を行なうべく要求を生成
することがある。情報交換を要求する典型的な事象は、
ユーザーのキャッシュメモリー内に記憶されたデータに
対する必要性、他のユーザーメモリーに記憶されたデー
タを更新する必要性そして、割込みを処理するため入出
力装置から情報を得る必要性、である。情報は、1トラ
ンザクシヨン内で相互通信母線上で交換される。数タイ
プのトランザクションがありうるが、各々は、どの母線
コンポーネント上でどんな順序で何が伝送されるかを規
定する定まった書式を有することになる。ここで説明さ
れているシステムにおいては、書式は、トランザクショ
ンタイプを識別する信号が制御母線上を通り、アドレス
やデータといった詳しい情報が相互通信母線上を通るこ
とを要求している。ユーザーは、母線システム上で通信
する必要がある場合、トランザクションを保守するため
化カバソファに情報をロードし、次にそのアクセス制御
装置17に対して、それが相互通信母線の使用を求めい
つでもトランザクションを開始することができる状態に
あることを示す母線要求信号Rを母線要求ライン19上
で伝送する。許諾信号Gが許諾ライン20上でアクセス
制御装置17から受けとられたとき、ユーザーは母線ト
ランザクションを開始する。
ーは、標準的に自分自身の局所的キャッシュメモリーを
用いて、又、母線又はその他のユーザーのものではない
自身の同期化クロックを用いて、はぼ独立的に処理命令
を操作する。時として、実行された計算が、他のシステ
ムコンポーネントとの情報交換を行なうべく要求を生成
することがある。情報交換を要求する典型的な事象は、
ユーザーのキャッシュメモリー内に記憶されたデータに
対する必要性、他のユーザーメモリーに記憶されたデー
タを更新する必要性そして、割込みを処理するため入出
力装置から情報を得る必要性、である。情報は、1トラ
ンザクシヨン内で相互通信母線上で交換される。数タイ
プのトランザクションがありうるが、各々は、どの母線
コンポーネント上でどんな順序で何が伝送されるかを規
定する定まった書式を有することになる。ここで説明さ
れているシステムにおいては、書式は、トランザクショ
ンタイプを識別する信号が制御母線上を通り、アドレス
やデータといった詳しい情報が相互通信母線上を通るこ
とを要求している。ユーザーは、母線システム上で通信
する必要がある場合、トランザクションを保守するため
化カバソファに情報をロードし、次にそのアクセス制御
装置17に対して、それが相互通信母線の使用を求めい
つでもトランザクションを開始することができる状態に
あることを示す母線要求信号Rを母線要求ライン19上
で伝送する。許諾信号Gが許諾ライン20上でアクセス
制御装置17から受けとられたとき、ユーザーは母線ト
ランザクションを開始する。
ユーザーは又、他のユーザーにより開始されたトランザ
クションが、監視しているユーザーに応答を規定するよ
う要求していることを示す信号を検出するため母線をつ
ねに監視する。ユーザーはこのような信号を検出すると
、化カバソファに応答をロードし、これらのバッファが
準備完了状態にある場合にはライン50上で応答準備完
了信号R′をその制御装置17に発する。次に、ライン
51上で応答使用可能信号Eがライン15上で受けとら
れると、ユーザーは応答の伝送を開始する。
クションが、監視しているユーザーに応答を規定するよ
う要求していることを示す信号を検出するため母線をつ
ねに監視する。ユーザーはこのような信号を検出すると
、化カバソファに応答をロードし、これらのバッファが
準備完了状態にある場合にはライン50上で応答準備完
了信号R′をその制御装置17に発する。次に、ライン
51上で応答使用可能信号Eがライン15上で受けとら
れると、ユーザーは応答の伝送を開始する。
アクセス制御装置17のオペレーションは、第6図に示
されているその状態マシンを参照して理解できる制御回
路27によりMl織されている。この状態マシンは、特
定の開始点熱(、ループを通って状態から状態へ移行す
る。これは1つの状態から次の状態へ、Aクロックによ
りマーキングされた各々の時間増分の始まりで、転送す
る。
されているその状態マシンを参照して理解できる制御回
路27によりMl織されている。この状態マシンは、特
定の開始点熱(、ループを通って状態から状態へ移行す
る。これは1つの状態から次の状態へ、Aクロックによ
りマーキングされた各々の時間増分の始まりで、転送す
る。
図の最上部のちょうど状Bcに入ったばかりの点から状
態マシンのオペレーションを追っていくと便利である。
態マシンのオペレーションを追っていくと便利である。
状Bcに状態マシンが存在することは、回線争奪間隔を
規定し、この間隔の間、制御回路27は活動状態のC信
号を発する。この信号は第2図に示されているように駆
動回路28、アクセス許諾回路31及び無送信権要求回
路33に対し適用される。Aクロックによりマーキング
された時間増分の終りにおいて、制御回路27が無送信
権要求回路33から無送信権要求信号Xを受けとった場
合、これは状pcを再入力する;無送信権要求信号がな
ければ、これは状態Uに移行する。C及びクロック信号
は第5図に示されている。
規定し、この間隔の間、制御回路27は活動状態のC信
号を発する。この信号は第2図に示されているように駆
動回路28、アクセス許諾回路31及び無送信権要求回
路33に対し適用される。Aクロックによりマーキング
された時間増分の終りにおいて、制御回路27が無送信
権要求回路33から無送信権要求信号Xを受けとった場
合、これは状pcを再入力する;無送信権要求信号がな
ければ、これは状態Uに移行する。C及びクロック信号
は第5図に示されている。
状QUに状態マシンが存在することは、使用信号間隔を
規定し、この間隔の間、制御回路27は第5図に示され
ているように活動状態のC信号を発する。第2図に示さ
れているように、C信号はアクセス許諾回路31に適用
されゲート34を更新する。状態マシンがU状態に存在
する時間増分の間、制御回路は制御母線22から、どの
タイプのトランザクションがユーザーの1人12により
開始されているかを示す信号を受けとる。これらの受け
とった信号に従って、期間の最後に状態マシンは、それ
ぞれ予じめ規定されたトランザクションタイプの1つに
相当するZと呼ばれる複数のトランザクション完了状態
の1つに分岐する。
規定し、この間隔の間、制御回路27は第5図に示され
ているように活動状態のC信号を発する。第2図に示さ
れているように、C信号はアクセス許諾回路31に適用
されゲート34を更新する。状態マシンがU状態に存在
する時間増分の間、制御回路は制御母線22から、どの
タイプのトランザクションがユーザーの1人12により
開始されているかを示す信号を受けとる。これらの受け
とった信号に従って、期間の最後に状態マシンは、それ
ぞれ予じめ規定されたトランザクションタイプの1つに
相当するZと呼ばれる複数のトランザクション完了状態
の1つに分岐する。
トランザクションタイプA、Bは、開始しているユーザ
ーから入出力装置へのデータの転送の実行といったかな
り単純なトランザクションの代表的なものである。これ
より長く複雑なトランザクションも規定でき、トランザ
クションタイプCで例示されているように使用されうる
。全てのトランザクションについて、状態マシンは、進
行中の特定のトランザクションを完成させるのに必要と
なるに応じて一つの連続したトランザクション完了状態
チェーンを通して続行する。状態マシンは、自らがフォ
ローとしているいずれかのチェーンの最後に達すると、
状態Cに復帰しもう1つの回線争奪間隔を開始する。
ーから入出力装置へのデータの転送の実行といったかな
り単純なトランザクションの代表的なものである。これ
より長く複雑なトランザクションも規定でき、トランザ
クションタイプCで例示されているように使用されうる
。全てのトランザクションについて、状態マシンは、進
行中の特定のトランザクションを完成させるのに必要と
なるに応じて一つの連続したトランザクション完了状態
チェーンを通して続行する。状態マシンは、自らがフォ
ローとしているいずれかのチェーンの最後に達すると、
状態Cに復帰しもう1つの回線争奪間隔を開始する。
タイプDの分岐チェーンは、本発明に特に関連するもの
である。このようなトランザクションの一例としては、
プロセッサのユーザーが割込みを保守し必要とされる情
報を得るためタイプDのトランザクションを開始する場
合に起こりうる割込み肯定応答トランザクションがある
。タイプDのトランザクションに従った分岐の時点で、
状態マシンは状態C′を入力する。状態C′に状態マシ
ンが存在することは、応答送信権要求間隔を規定し、こ
の間隔の量制御回路27は、活動状態のC′信号を発す
る。この信号は第2図に示されているように駆動回路2
8、アクセス許諾回路31及び無送信権要求回路33に
適用される。
である。このようなトランザクションの一例としては、
プロセッサのユーザーが割込みを保守し必要とされる情
報を得るためタイプDのトランザクションを開始する場
合に起こりうる割込み肯定応答トランザクションがある
。タイプDのトランザクションに従った分岐の時点で、
状態マシンは状態C′を入力する。状態C′に状態マシ
ンが存在することは、応答送信権要求間隔を規定し、こ
の間隔の量制御回路27は、活動状態のC′信号を発す
る。この信号は第2図に示されているように駆動回路2
8、アクセス許諾回路31及び無送信権要求回路33に
適用される。
状態C′での存在に対する時間増分の終わりにおいて(
Aクロックによりマーキングされる)制御回路27が無
送信権要求回路33からの無送信権要求信号Xを受けと
った場合、これは状態Cを再入力する;無送信権要信号
が無い場合、これは状Bvへと移行する。
Aクロックによりマーキングされる)制御回路27が無
送信権要求回路33からの無送信権要求信号Xを受けと
った場合、これは状態Cを再入力する;無送信権要信号
が無い場合、これは状Bvへと移行する。
■状態に状態マシンが存在することは、応答使用可能間
隔を規定し、この間隔の間、制御回路27はV信号を発
する。この信号は、第2図に示されているようにアクセ
ス許諾回路31に適用される。
隔を規定し、この間隔の間、制御回路27はV信号を発
する。この信号は、第2図に示されているようにアクセ
ス許諾回路31に適用される。
■状態でのその周期の終りにおいて、状態マシンは第6
図の最上部に示されている状Bcに戻る。
図の最上部に示されている状Bcに戻る。
制御回路27は又、いずれの状態の間にでも制御母線か
ら受けとられる「待機」信号に対して応答性をもち、状
態マシンに次の状態に進むのではなくむしろ1つの状態
マシンを再入力させる。この特長により、標準的なトラ
ンザクションのベースについていく準備が整っていない
ユーザーは、制御母線上で待機信号を伝送することによ
り全ての制御装置内の状態マシンの前進を遅らせること
ができる。
ら受けとられる「待機」信号に対して応答性をもち、状
態マシンに次の状態に進むのではなくむしろ1つの状態
マシンを再入力させる。この特長により、標準的なトラ
ンザクションのベースについていく準備が整っていない
ユーザーは、制御母線上で待機信号を伝送することによ
り全ての制御装置内の状態マシンの前進を遅らせること
ができる。
状態マシンのオペレーションは制御母線から受けとられ
た信号により左右されるが、ユーザーがこれらの信号を
発信する先については重要視しない。その結果として、
複数のアクセス制御装置の状態マシンは、相互通信母線
の状態についての独立したしかし同一の調和のとれたレ
コード内にある。
た信号により左右されるが、ユーザーがこれらの信号を
発信する先については重要視しない。その結果として、
複数のアクセス制御装置の状態マシンは、相互通信母線
の状態についての独立したしかし同一の調和のとれたレ
コード内にある。
ここで制御回路により発せられた信号とアクセス制御装
置のその他の素子の相互作用について考えてみる。この
論述を簡単なものにするため、(n−1)本のモニター
ライン上の信号をMi と呼びiは1から(n−1)ま
で変わるものとする。
置のその他の素子の相互作用について考えてみる。この
論述を簡単なものにするため、(n−1)本のモニター
ライン上の信号をMi と呼びiは1から(n−1)ま
で変わるものとする。
記憶素子35の信号は、ANDゲート36のうち同じも
のに接続゛されたモニターラインのものに一致する記憶
素子の指標を伴いSi と呼ぶ。
のに接続゛されたモニターラインのものに一致する記憶
素子の指標を伴いSi と呼ぶ。
回線争奪間隔の間に制御回路により発せられたC信号が
制御回路28に適用されると、これは、ユーザー12が
自ら相互通信母線の使用を求めていることをライン19
上で信号送りした場合、母線の回線争奪信号を相互接続
キー24を通してこのユーザーと結びつけられた実行順
位決定母線チャンネルへ伝送させることになる。
制御回路28に適用されると、これは、ユーザー12が
自ら相互通信母線の使用を求めていることをライン19
上で信号送りした場合、母線の回線争奪信号を相互接続
キー24を通してこのユーザーと結びつけられた実行順
位決定母線チャンネルへ伝送させることになる。
同様に回線争奪間隔の間、実行順位決定母線上に伝送さ
れた回線争奪信号は、実行順位指定論理30に適用され
、ここでこれらは優先順位状態記憶装置29からの信号
で論理的に解析され、二一ザ−12が支配的優先順位を
有するか否かについて示す信号Pを生成する。実行順位
指定母線チャンネル上の活動状態条件を1として非活動
状態条件を0とし、優先順位状態記憶装置の記憶素子S
iの2状態が同様に呼称されるとすると、実行順位指定
論理の論理オペレーションは、モジューロ2演算の形で
以下のように記すことができる:P=T(M+S+”l
)(MzSz +1)・・・・・・(L −1sfi
−+ ” 1)。
れた回線争奪信号は、実行順位指定論理30に適用され
、ここでこれらは優先順位状態記憶装置29からの信号
で論理的に解析され、二一ザ−12が支配的優先順位を
有するか否かについて示す信号Pを生成する。実行順位
指定母線チャンネル上の活動状態条件を1として非活動
状態条件を0とし、優先順位状態記憶装置の記憶素子S
iの2状態が同様に呼称されるとすると、実行順位指定
論理の論理オペレーションは、モジューロ2演算の形で
以下のように記すことができる:P=T(M+S+”l
)(MzSz +1)・・・・・・(L −1sfi
−+ ” 1)。
C信号はアクセス許諾回路31に適用されたBクロック
と共に、回線争奪間隔の後半の間許諾ラッチ37へのP
信号の捕捉を実行する。実行順位指定母線からの回線争
奪信号は又無送信権要求回路33へ適用されここで解析
され、その結果はC信号及びBクロックの適用によりX
信号として発せられる。X信号は制御回路27に、直ち
に回線争奪間隔を再開するための基準を提供する。
と共に、回線争奪間隔の後半の間許諾ラッチ37へのP
信号の捕捉を実行する。実行順位指定母線からの回線争
奪信号は又無送信権要求回路33へ適用されここで解析
され、その結果はC信号及びBクロックの適用によりX
信号として発せられる。X信号は制御回路27に、直ち
に回線争奪間隔を再開するための基準を提供する。
使用信号間隔の間に制御回路により発せられるU信号は
アクセス許諾回路31に適用され、許諾ラッチ37から
のW信号が断定された場合、これはC信号をライン20
上でユーザー12に送らせることになる。一方G信号は
、駆動回路28からのT信号の発信をひきおこす。U信
号はBクロックと共に、更新ゲート34に適用され、使
用信号間隔の後半の間借先順位記憶素子の更新を実行さ
せる。
アクセス許諾回路31に適用され、許諾ラッチ37から
のW信号が断定された場合、これはC信号をライン20
上でユーザー12に送らせることになる。一方G信号は
、駆動回路28からのT信号の発信をひきおこす。U信
号はBクロックと共に、更新ゲート34に適用され、使
用信号間隔の後半の間借先順位記憶素子の更新を実行さ
せる。
制御回路27は、制御母線上で受けとられる初期設定信
号に対しても応答性をもち、初期設定キー38から優先
順位状態記憶装置29までの初期設定ゲート39を通し
ての信号の転送を使用可能にする。
号に対しても応答性をもち、初期設定キー38から優先
順位状態記憶装置29までの初期設定ゲート39を通し
ての信号の転送を使用可能にする。
応答送信権要求間隔の量制御回路により発せられたC′
倍信号駆動回路28に適用されると、これは、ユーザー
が自ら相互通信母線上でいつでも応答できる状態にある
ことを示す応答準備完了信号R′をライン50上で送っ
た場合、相互接続キー24を通して応答送信権要求信号
をユーザーと結びつけられた実行順位指定母線チャンネ
ルへ伝送させることになる。
倍信号駆動回路28に適用されると、これは、ユーザー
が自ら相互通信母線上でいつでも応答できる状態にある
ことを示す応答準備完了信号R′をライン50上で送っ
た場合、相互接続キー24を通して応答送信権要求信号
をユーザーと結びつけられた実行順位指定母線チャンネ
ルへ伝送させることになる。
同様に応答送信権要求間隔の間に、実行順位指定母線上
に伝送された応答送信権要求信号は実行順位指定論理3
0に適用され、ここでこれらは優先順位状態記憶装置2
9からの信号で論理的に解析され、ユーザー12が支配
的な優先順位を有するか否かを示す信号Pを生成する。
に伝送された応答送信権要求信号は実行順位指定論理3
0に適用され、ここでこれらは優先順位状態記憶装置2
9からの信号で論理的に解析され、ユーザー12が支配
的な優先順位を有するか否かを示す信号Pを生成する。
この解析は、回線争奪間隔に関連して記述されてきたと
おりである。
おりである。
応答使用可能間隔の間に制御回路により発せられた■信
号はアクセス許諾回路31に適用され、許諾ラッチ37
からのW信号がこの時定で断定されたならば、これはE
信号をライン51上でユーザー12に送らせることにな
る。
号はアクセス許諾回路31に適用され、許諾ラッチ37
からのW信号がこの時定で断定されたならば、これはE
信号をライン51上でユーザー12に送らせることにな
る。
ここで、複数のアクセス制御装置が互いに作用し合う大
域的な組織を考えてみる。複数の制御装置が全て構造、
操作上同じであることに留意されたい。制御装置間の唯
一の相異点は、それを通して制御装置が実行順位指定母
線に接続されている相互接続キー、優先順位状態記憶装
置の情報の内容そして優先順位状態記憶装置の初期値を
設定する初期設定キーにある。
域的な組織を考えてみる。複数の制御装置が全て構造、
操作上同じであることに留意されたい。制御装置間の唯
一の相異点は、それを通して制御装置が実行順位指定母
線に接続されている相互接続キー、優先順位状態記憶装
置の情報の内容そして優先順位状態記憶装置の初期値を
設定する初期設定キーにある。
相互接続キー24は、実行順位指定母線21を、特に第
4図に示されているように、アクセス制御装置17と相
互接続する。全て似通っている制御装置17とは対照的
に、相互接続キー及び初期設定キーは異なるものであり
、大域的ベースで1つのパターンに組織されている。各
々のキーはその母線側に、n個の実行順位指定母線チャ
ンネル(これはAI、At・・・・・・A7と呼ばれる
)に接続されているn個の接続部を有している。各々の
相互接続キーはその制御装置側において伝送ライン25
(信号T)及びその付随する制御装置の(n−1)本
のモニターライン26 (信号Mi)に接続している。
4図に示されているように、アクセス制御装置17と相
互接続する。全て似通っている制御装置17とは対照的
に、相互接続キー及び初期設定キーは異なるものであり
、大域的ベースで1つのパターンに組織されている。各
々のキーはその母線側に、n個の実行順位指定母線チャ
ンネル(これはAI、At・・・・・・A7と呼ばれる
)に接続されているn個の接続部を有している。各々の
相互接続キーはその制御装置側において伝送ライン25
(信号T)及びその付随する制御装置の(n−1)本
のモニターライン26 (信号Mi)に接続している。
第1の相互接続キー(K、と呼ばれる)は、A、をその
伝送ラインに接続し、A1以外の(n−1)個の母線チ
ャンネルをその制御装置の(n−1)本のモニターライ
ンに接続する内部接続部分を有している;第2の相互接
続キー(K2)は、A2を伝送ラインに接続しA2以外
の(n−1)個の母線チャンネルをその制御装置の(n
−1)本のモニターラインに接続する内部接続部分を有
する。そしてこれが相互接続キー全体にわたって同様に
つづく。特に、各制御装置の伝送ラインはキー(Ki
)を通して個別の母線チャンネルAiに接続されている
。接続図は、第8図に示されている。
伝送ラインに接続し、A1以外の(n−1)個の母線チ
ャンネルをその制御装置の(n−1)本のモニターライ
ンに接続する内部接続部分を有している;第2の相互接
続キー(K2)は、A2を伝送ラインに接続しA2以外
の(n−1)個の母線チャンネルをその制御装置の(n
−1)本のモニターラインに接続する内部接続部分を有
する。そしてこれが相互接続キー全体にわたって同様に
つづく。特に、各制御装置の伝送ラインはキー(Ki
)を通して個別の母線チャンネルAiに接続されている
。接続図は、第8図に示されている。
特に第4図に示されているような初期設定キー38は、
初期設定ゲート39を通して優先順位状態記憶装置29
の記憶素子35のセット及びリセット入力端に、直接又
は逆の順序で適用される電源(0及び+)からの信号を
生成する。
初期設定ゲート39を通して優先順位状態記憶装置29
の記憶素子35のセット及びリセット入力端に、直接又
は逆の順序で適用される電源(0及び+)からの信号を
生成する。
第1の初期設定キー(Ii)(アクセス制御装置l及び
相互接続キー(K、)と結びつけられている)において
、接続部分は、記憶素子の全てのリセット入力端に十電
圧を適用しそのいずれのセット入力端にもこれを適用せ
ず、こうしてアクセス制御装置1の初期設定ゲート39
がこれらの信号を許容したときその記憶素子全てが0に
リセットされることになるようなものである。
相互接続キー(K、)と結びつけられている)において
、接続部分は、記憶素子の全てのリセット入力端に十電
圧を適用しそのいずれのセット入力端にもこれを適用せ
ず、こうしてアクセス制御装置1の初期設定ゲート39
がこれらの信号を許容したときその記憶素子全てが0に
リセットされることになるようなものである。
第2の初期設定キーI2においては、接続部分は、第1
の記憶素子のセット入力端及びより高い指標のついた記
憶素子全てのリセット入力端に+の電圧を加えこうして
アクセス制御装置2の初期設定ゲート39がこれらの信
号を許容したときその記憶素子のうち第1のものが1に
セットされ、より高い指標をもつ記憶素子がOにリセッ
トされることになるようなものである。(記憶素子の指
標付けは、相互接続キーの論述の際に割当てられたよう
な、結びつけられたモニターライン及び信号のものと同
じである)。
の記憶素子のセット入力端及びより高い指標のついた記
憶素子全てのリセット入力端に+の電圧を加えこうして
アクセス制御装置2の初期設定ゲート39がこれらの信
号を許容したときその記憶素子のうち第1のものが1に
セットされ、より高い指標をもつ記憶素子がOにリセッ
トされることになるようなものである。(記憶素子の指
標付けは、相互接続キーの論述の際に割当てられたよう
な、結びつけられたモニターライン及び信号のものと同
じである)。
第3の初期設定キーにおいて、接続部分は、第1及び第
2の記憶素子のセット入力端及びそれ以上高い指標のつ
いた記憶素子の全てのリセット入力端に十の電圧を加え
、こうしてアクセス制御装置3の初期設定ゲート39が
これらの信号を許容したときその記憶素子のうち第1及
び第2のものが1にセットされそれ以上の指標のついた
記憶素子が0にリセットされることになるようなもので
ある。
2の記憶素子のセット入力端及びそれ以上高い指標のつ
いた記憶素子の全てのリセット入力端に十の電圧を加え
、こうしてアクセス制御装置3の初期設定ゲート39が
これらの信号を許容したときその記憶素子のうち第1及
び第2のものが1にセットされそれ以上の指標のついた
記憶素子が0にリセットされることになるようなもので
ある。
接続パターンは、それ以下になると十の電圧がセット入
力端に加えられる切替え位置がより高い指標づけの初期
設定キーについて徐々に増大していく状態で、より高い
指標づけの初期設定キーへと続く。n番目の初期設定キ
ーが最高の指標のついた記憶素子より上の切替え位置を
もつと、その結果としてその記憶素子全てがセットされ
ることになる。−船釣なパターンは以下の表に示されて
いる。
力端に加えられる切替え位置がより高い指標づけの初期
設定キーについて徐々に増大していく状態で、より高い
指標づけの初期設定キーへと続く。n番目の初期設定キ
ーが最高の指標のついた記憶素子より上の切替え位置を
もつと、その結果としてその記憶素子全てがセットされ
ることになる。−船釣なパターンは以下の表に示されて
いる。
処 キー の え
n n −
本発明のオペレーションの大域的様相を論述する目的で
、単一の制御装置の内部オペレーションについて論述す
る際に用いられたものではなく優先順位状態記憶装置2
9の記憶素子の信号を識別するために異なる規則を用い
るのが適当と思われる。記憶素子信号は、実行順位指定
母線に対するその接続部に基いて呼称される。各々の記
憶素子は2つの異なるチャンネルとく異なる形で)結び
つけられている。記憶素子信号はSijと呼称され、こ
れは、それがその相互接続キーを通して母線チャンネル
Aiに接続されているTラインを有するアクセス制御装
置内にあり、チャンネルAj と同じANDゲート36
に接続されることによりチャンネルAj と結びつけら
れているということを意味している。ANDゲート36
はTと同じ母線チャンネルに接続されることが全く無い
ため、Sijはjに等しくない条件iにより制約されて
いる。
本発明のオペレーションの大域的様相を論述する目的で
、単一の制御装置の内部オペレーションについて論述す
る際に用いられたものではなく優先順位状態記憶装置2
9の記憶素子の信号を識別するために異なる規則を用い
るのが適当と思われる。記憶素子信号は、実行順位指定
母線に対するその接続部に基いて呼称される。各々の記
憶素子は2つの異なるチャンネルとく異なる形で)結び
つけられている。記憶素子信号はSijと呼称され、こ
れは、それがその相互接続キーを通して母線チャンネル
Aiに接続されているTラインを有するアクセス制御装
置内にあり、チャンネルAj と同じANDゲート36
に接続されることによりチャンネルAj と結びつけら
れているということを意味している。ANDゲート36
はTと同じ母線チャンネルに接続されることが全く無い
ため、Sijはjに等しくない条件iにより制約されて
いる。
各々の制御装置の優先順位状態記憶装置内に記憶されて
いる信号は主として他の各々の制御装置に対するその制
御装置の現優先順位を示している。
いる信号は主として他の各々の制御装置に対するその制
御装置の現優先順位を示している。
すなわち、Sijが1である場合、これは制御装置1に
対して制御装置3が支配的優先順位を有することを示す
。いかなる値の組合せも単一の制御装置の(n−1)個
の記憶素子内におこりうるが、n(n−1)個のシステ
ム素子の値の大域的組合せ全てが、制御装置の秩序立っ
た優先順位づけと矛盾しないものであるとはかぎらない
。制御装置の秩序立った優先順位づけを反映するため記
憶装置が満たさなくてはならない大域的条件は、Sij
がSjiと等しくなく、いずれかの制御装置の記憶装置
内のものの数が他のいずれの装置内のものとも異なると
いうことである。初期設定キーの組織は、オペレーショ
ンの始めでこれらの条件が満たされているようにし、相
互接続キーの組織は全ての更新用変更が必要とされる条
件を維持するようにする。
対して制御装置3が支配的優先順位を有することを示す
。いかなる値の組合せも単一の制御装置の(n−1)個
の記憶素子内におこりうるが、n(n−1)個のシステ
ム素子の値の大域的組合せ全てが、制御装置の秩序立っ
た優先順位づけと矛盾しないものであるとはかぎらない
。制御装置の秩序立った優先順位づけを反映するため記
憶装置が満たさなくてはならない大域的条件は、Sij
がSjiと等しくなく、いずれかの制御装置の記憶装置
内のものの数が他のいずれの装置内のものとも異なると
いうことである。初期設定キーの組織は、オペレーショ
ンの始めでこれらの条件が満たされているようにし、相
互接続キーの組織は全ての更新用変更が必要とされる条
件を維持するようにする。
システムの見地からみると、各々の制御装置はその優先
順位記憶装置においてその他の各制御装置に対するその
優先順位状態をトラッキングする。
順位記憶装置においてその他の各制御装置に対するその
優先順位状態をトラッキングする。
その後回線争奪間隔の初めにおいて各々の制御装置は、
相互通信母線上でのトランザクションの開始を求める場
合、その固有の実行順位指定チャンネル上での伝送によ
り(すなわちその相互接続キーを通しての接続によりそ
れが唯−結びつけられているチャンネル)、その他の全
ての装置に対し送信権要求を公表する。回線争奪間隔の
終りに向って、各々の制御装置はその実行順位指定論理
を通して送信権要求信号を解析し、どの制御装置に相互
通信母線へのアクセスが許諾されるべきかを決定する。
相互通信母線上でのトランザクションの開始を求める場
合、その固有の実行順位指定チャンネル上での伝送によ
り(すなわちその相互接続キーを通しての接続によりそ
れが唯−結びつけられているチャンネル)、その他の全
ての装置に対し送信権要求を公表する。回線争奪間隔の
終りに向って、各々の制御装置はその実行順位指定論理
を通して送信権要求信号を解析し、どの制御装置に相互
通信母線へのアクセスが許諾されるべきかを決定する。
連続する使用信号間隔において、アクセスの許諾を受け
た送信権を要求している制御装置は、そのユーザーが相
互通信母線上でトランザクションを開始できるようにし
、又、その独自のチャンネル上でT信号を発することに
よってその他の全ての制御装置に対しこの使用について
告げる。使用信号間隔の終りに向けて(Bクロックの時
点で)、どの制御装置が相互通信母線を使用したかを示
す信号が実行順位指定母線上で更新ゲートを通して送ら
れ、優先順位レコードを更新するのに用いられる。使用
中の制御装置は、その地金ての制御装置が今それを支配
していることを示すためそのレコードを修正する;使用
中でない各々の制御装置は、使用中の制御装置が現在そ
れ自身に従属していることを記録する。これらの修正の
結果、最後に使用していた制御装置はその前の位置から
優先順位の最下位まで動かされることになり、そうでな
ければ優先順位は無変更のまま置かれる。
た送信権を要求している制御装置は、そのユーザーが相
互通信母線上でトランザクションを開始できるようにし
、又、その独自のチャンネル上でT信号を発することに
よってその他の全ての制御装置に対しこの使用について
告げる。使用信号間隔の終りに向けて(Bクロックの時
点で)、どの制御装置が相互通信母線を使用したかを示
す信号が実行順位指定母線上で更新ゲートを通して送ら
れ、優先順位レコードを更新するのに用いられる。使用
中の制御装置は、その地金ての制御装置が今それを支配
していることを示すためそのレコードを修正する;使用
中でない各々の制御装置は、使用中の制御装置が現在そ
れ自身に従属していることを記録する。これらの修正の
結果、最後に使用していた制御装置はその前の位置から
優先順位の最下位まで動かされることになり、そうでな
ければ優先順位は無変更のまま置かれる。
システムオペレーションはこうしてトランザクションの
最後の開始者を優先順位ラインの最後に行かせるという
ポリシーを実施する。
最後の開始者を優先順位ラインの最後に行かせるという
ポリシーを実施する。
応答を必要とし単数、複数又はn個の有資格応答者があ
りうるような成る種のトランザクションを扱う場合、各
々の有資格応答者が自らがその独自の実行順位指定チャ
ンネル上での応答送信権要求信号の伝送により応答する
準備ができていることを示す1つの応答送信権要求間隔
が起こる。この応答送信権要求間隔の間に実行順位指定
母線上に置かれるこれらの信号は全て解析され、送信権
要求を行なっている応答者がいるか否か、もしいるなら
ばどれが優先順位をもっているかを決定する。有資格応
答者がいない場合、システムは遅延なく新しいトランザ
クションのための回線争奪を再開する;単数又は複数の
有資格応答者がいる場合、そのうちの1つが応答をする
よう使用可能状態にされる。応答送信権要求間隔の間の
オペレーションは、回線争奪間隔中のもののパターンに
従い、同じアクセス制御装置回路を用いて経済的利点を
得る。応答のための送信権要求が全く無い場合新しいト
ランザクションのための一次回線争奪を直ちに再開する
ことにより、システムは、決してやってこない答えを持
って母線を占有するのを避ける。
りうるような成る種のトランザクションを扱う場合、各
々の有資格応答者が自らがその独自の実行順位指定チャ
ンネル上での応答送信権要求信号の伝送により応答する
準備ができていることを示す1つの応答送信権要求間隔
が起こる。この応答送信権要求間隔の間に実行順位指定
母線上に置かれるこれらの信号は全て解析され、送信権
要求を行なっている応答者がいるか否か、もしいるなら
ばどれが優先順位をもっているかを決定する。有資格応
答者がいない場合、システムは遅延なく新しいトランザ
クションのための回線争奪を再開する;単数又は複数の
有資格応答者がいる場合、そのうちの1つが応答をする
よう使用可能状態にされる。応答送信権要求間隔の間の
オペレーションは、回線争奪間隔中のもののパターンに
従い、同じアクセス制御装置回路を用いて経済的利点を
得る。応答のための送信権要求が全く無い場合新しいト
ランザクションのための一次回線争奪を直ちに再開する
ことにより、システムは、決してやってこない答えを持
って母線を占有するのを避ける。
応答送信権要求オペレーションは、優先順位記憶装置情
報の修正を行なわず、従って1トランザクシヨンを開始
する上で最も古いユーザーに優先順位を付与する優先順
位ポリシーと干渉しない。
報の修正を行なわず、従って1トランザクシヨンを開始
する上で最も古いユーザーに優先順位を付与する優先順
位ポリシーと干渉しない。
前述の説明の大部分において、ユーザーの定数全てが相
互通信母線の使用に対し送信権要求を行なっているとい
うこと、すなわちn本の実行順位指定チャンネルをもつ
システムについてn名の積極的に送信権要求するユーザ
ーがいるということが仮定された。n名より少ないユー
ザーしかいない場合又はトランザクションに参加してい
るがいかなるトランザクションも開始はしない受動的な
ユーザーがいく人かいる場合でも、システムは同様にう
まく作動する。このような場合、受動的又は存在しない
ユーザーの名目優先順位は最上位にもち上がるが、これ
らのユーザーは相互通信母線に対し決して送信権要求し
ないので、母線許諾はつねに最高位の送信権要求中のユ
ーザーに対して行なわれる。
互通信母線の使用に対し送信権要求を行なっているとい
うこと、すなわちn本の実行順位指定チャンネルをもつ
システムについてn名の積極的に送信権要求するユーザ
ーがいるということが仮定された。n名より少ないユー
ザーしかいない場合又はトランザクションに参加してい
るがいかなるトランザクションも開始はしない受動的な
ユーザーがいく人かいる場合でも、システムは同様にう
まく作動する。このような場合、受動的又は存在しない
ユーザーの名目優先順位は最上位にもち上がるが、これ
らのユーザーは相互通信母線に対し決して送信権要求し
ないので、母線許諾はつねに最高位の送信権要求中のユ
ーザーに対して行なわれる。
上述のシステムは、制御装置が同一であるために相互通
信母線上の動作中のユーザーの互換性を容易にする。こ
うして1つの相互通信母線は、1つの制御装置及びユー
ザーを接続することのできる標準ポートで終結する唯一
の接続及び初期設定キーを伴って設計されてもよい、異
なる機能をもつユーザーはこのとき、いずれのボートに
でも差別無く連結されうる。
信母線上の動作中のユーザーの互換性を容易にする。こ
うして1つの相互通信母線は、1つの制御装置及びユー
ザーを接続することのできる標準ポートで終結する唯一
の接続及び初期設定キーを伴って設計されてもよい、異
なる機能をもつユーザーはこのとき、いずれのボートに
でも差別無く連結されうる。
第1図は、本発明に基づく相互通信母線の複数の母線ユ
ーザーによる応答を制御するアクセス制御システムを概
略的に示している。 第2図は、第1図の応答制御システムにおいて用いられ
るアクセス制御装置をブロックダイヤグラムの形で示し
ている。 第3図は、第2図のアクセス制御装置内で用いられる優
先順位状態記憶装置及び実行順位指定論理の詳細を示し
ている。 第4図は、第1図のアクセス制御装置内で用いられる相
互接続キーの構造を詳細に示している。 第5図は、第1図のアクセス制御装置内で用いられるタ
イミング信号を示している。 第6図は、本発明で用いられる状態マシンのオペレーシ
ョンを示している。 第7図は、第2図のアクセス制御装置の更新回路の接続
を示している。 第8図は、第1図のアクセス制御システムの相互接続キ
ーの接続図を示している。 主要な構成要素の番号 10−アクセス制御システム、 12.13−プロセッサーユーザー 14−母線、 16−入出力装置、1.2.
3.17.18−アクセス制御装置、19−母線要求ラ
イン、20−許諾ライン、21−実行順位指定ライン、 22−直接制御母線、 一母線システムクロック、 一相互接続キー 25−伝送ライン、−モニターライ
ン、27−制御回路、 −駆動回路、 一優先順位状態記憶装置、 一実行順位指定論理、 一アクセス許諾回路、32−更新回路、−無送信権請求
回路、34−更新ゲート、−2状態記憶素子、 36−
ANDゲート、−許諾ランチ、 38−初期設定キ
ーー初期設定ゲート、 4〇−出力ライン、−状態マシ
ン、 50.51−ライン。 手 続 補 正 書(方式) %式% 1、事件の表示 昭和63年特許願第294451号 3、 Mf正をする者 事件との関係 出 願人 4、代 理 人 5、補正命令の日付 −F1年3Rqrs (1句会!−きと3t!1よし)
ーザーによる応答を制御するアクセス制御システムを概
略的に示している。 第2図は、第1図の応答制御システムにおいて用いられ
るアクセス制御装置をブロックダイヤグラムの形で示し
ている。 第3図は、第2図のアクセス制御装置内で用いられる優
先順位状態記憶装置及び実行順位指定論理の詳細を示し
ている。 第4図は、第1図のアクセス制御装置内で用いられる相
互接続キーの構造を詳細に示している。 第5図は、第1図のアクセス制御装置内で用いられるタ
イミング信号を示している。 第6図は、本発明で用いられる状態マシンのオペレーシ
ョンを示している。 第7図は、第2図のアクセス制御装置の更新回路の接続
を示している。 第8図は、第1図のアクセス制御システムの相互接続キ
ーの接続図を示している。 主要な構成要素の番号 10−アクセス制御システム、 12.13−プロセッサーユーザー 14−母線、 16−入出力装置、1.2.
3.17.18−アクセス制御装置、19−母線要求ラ
イン、20−許諾ライン、21−実行順位指定ライン、 22−直接制御母線、 一母線システムクロック、 一相互接続キー 25−伝送ライン、−モニターライ
ン、27−制御回路、 −駆動回路、 一優先順位状態記憶装置、 一実行順位指定論理、 一アクセス許諾回路、32−更新回路、−無送信権請求
回路、34−更新ゲート、−2状態記憶素子、 36−
ANDゲート、−許諾ランチ、 38−初期設定キ
ーー初期設定ゲート、 4〇−出力ライン、−状態マシ
ン、 50.51−ライン。 手 続 補 正 書(方式) %式% 1、事件の表示 昭和63年特許願第294451号 3、 Mf正をする者 事件との関係 出 願人 4、代 理 人 5、補正命令の日付 −F1年3Rqrs (1句会!−きと3t!1よし)
Claims (10)
- (1)以下の段階を含む、母線ユーザー間の規定のトラ
ンザクションにおいて情報の転送を提供する相互通信母
線に対する複数(P)の母線応答者による応答を制御す
るための方法: 前記応答者の各々と通信するn個のチャンネル(nはP
以上である)をもつ実行順位指定(仲裁)母線を提供す
る段階; 各応答者を前記チャンネルのうちの別々のものと結びつ
ける段階; 各応答者について、他の各々の応答者に対する結びつけ
られた応答者の現在の優先順位状態を示す優先順位状態
レコードを維持する段階; 前記相互通信母線上で、要求された応答を規定するトラ
ンザクションを開始する段階;応答送信権要求間隔を規
定し、その中でそのとき応答資格を有する前記応答者の
各々からその結びつけられたチャンネル上で1応答送信
権要求信号を伝送する段階; 各応答者について応答送信権要求信号の解析を行ない応
答者が応答のための支配的優先順位を有するか否かを確
認する段階; 相互通信母線上で応答する支配的優先権をもつというこ
とが前記解析で示された応答者を、使用可能な状態にす
る段階。 - (2)前記、各々の特定の応答者の前記優先順位状態レ
コードがそれ独自の(n−1)個の2状態記憶素子セッ
ト内に維持されており、記憶素子状態は0又は1と呼称
され、各々の記憶素子はそれぞれ特定の応答者と結びつ
けられていないチャンネルの各々に関連していること、
ならびに前記解析は以下の論理関数を用いて応答するこ
とについての支配的優先順位を特定の応答者が有するか
否かを確認することを特徴とする、請求項1に記載の方
法: P=T(M_1S_1+1)(M_2S_2+1)……
(M_n_−_1、S_n_−_1+1)なお式中、T
は特定の応答者と結びつけられた実行順位指定母線チャ
ンネルからの0又は1の信号を表わし、M_iは特定の
応答者と結びつけられていないi番目のチャンネルから
の0又は1の信号を表わし、S_iは特定の応答者の記
憶素子からの0又は1の信号を表わし、示されているオ
ペレーションはモジューロ2演算である。 - (3)前記、2状態記憶素子の状態の値は、j番目の応
答者と関係しi番目の応答者と結びつけられたセット内
の2状態記憶素子の値がi番目の応答者と関係しj番目
の応答者と結びつけられたセット内の2状態記憶素子の
値に等しくなく、各応答者の優先順位状態レコード内の
1の数が異なるものであるようなものであることを特徴
とする、請求項2に記載の方法。 - (4)前記、応答送信権要求間隔の間いかなる応答送信
権要求信号も出されない場合直ちにもう1つのトランザ
クションを再開する段階が含まれていることを特徴とす
る、請求項3に記載の方法。 - (5)以下の段階を含む、相互通信母線の秩序だった使
用を提供するため規定されたトランザクションにおいて
ユーザー間の情報転送を提供する相互通信母線への複数
(P)の母線ユーザーによるアクセスを制御する方法: 前記ユーザーの各々と通信するn個のチャンネル(nは
P以上である)をもつ実行順位指定母線を提供する段階
; 各ユーザーを前記チャンネルのうちの別々のものと結び
つける段階; 各ユーザーについて、他の各々の応答者に対する結びつ
けられた応答者の現在の優先順位状態を示す優先順位状
態レコードを維持する段階; 前記相互通信母線上で、要求された応答を 規定するトランザクションを開始する段階;回線争奪間
隔を規定し、その中でそのとき 前記相互通信母線の使用を求めている前記ユーザーの各
々からその結びつけられたチャンネル上で母線回線争奪
信号を伝送する段階;各ユーザーについて、前記母線回
線争奪信 号の回線争奪解析を行ない、そのユーザーが支配的な優
先順位を有するか否かを確認する段階; 支配的優先順位を有することが前記回線争奪解析により
示されたユーザーに対して相互通信母線へのアクセスを
許諾する段階; 使用信号間隔を規定し、その中でそのとき前記相互通信
母線を用いているユーザーのいずれかからその結びつけ
られたチャンネル上で使用中信号を伝送する段階; 前記使用信号間隔の間各々のユーザーについて前記使用
中信号の使用中解析を行ない、それをベースとして各ユ
ーザーの前記優先順位レコードを更新する段階; 応答送信権要求間隔を規定し、その中でそのとき応答資
格を有する前記応答者の各々からその結びつけられたチ
ャンネル上で応答送信権要求信号を伝送する段階; 各応答者について前記応答送信権要求信号の解析を行な
い、その応答者が応答のための支配的優先順位を有する
か否かを確認する段階; 相互通信母線上で応答するための支配的優先順位を有す
ることが前記解析により示された応答者を使用可能な状
態にする段階。 - (6)前記、特定の各々の応答者の前記優先順位記録が
その独自の(n−1)個の2状態記憶素子セット内に維
持されており、記憶素子状態は0又は1と称され、各々
の記憶素子はそれぞれ特定の応答者と結びつけられてい
ないチャンネルの各々に関係すること、ならびに前記解
析は以下の論理関数を用いて特定の応答者が応答のため
の支配的優先権を有するか否かを確認することを特徴と
する、請求項5に記載の方法: P=T(M_1S_1+1)(M_2S_2+1)……
(M_n_−_1S_n_−_1+1)なお式中、Tは
特定の応答者と結びつけられた実行順位指定母線チャン
ネルからの0又は1の信号であり、M_iは特定の応答
者と結びつけられていないi番目のチャンネルからの0
又は1の信号であり、S_iは特定の応答者のi番目の
記憶素子からの0又は1の信号を表わし、示されている
オペレーションはモジューロ2演算である。 - (7)前記、2状態記憶素子の状態の値は、j番目の応
答者に関係しi番目の応答者と結びつけられたセット内
にある2状態記憶素子の値がi番目の応答者に関係しj
番目の応答者と結びつけられたセットの中の2状態記憶
素子の値と等しくなく、各応答者の優先順位状態レコー
ド内の1の数は異なっているようなものであることを特
徴とする、請求項6に記載の方法。 - (8)前記、応答送信権要求間隔の間にいかなる応答送
信権要求信号も出されなかった場合、直ちにもう1つの
トランザクションを再開する段階を含むことを特徴とす
る、請求項7に記載の方法。 - (9)以下のものを含む、規定のトランザクションにお
いて母線ユーザー間の情報転送を提供する相互通信母線
に対する複数(P)の応答者による応答を制御するため
の応答制御システム:n個のチャンネルをもつ実行順位
指定母線 (nはP以上である); 各ユーザーに結びつけられたアクセス制御装置; 時間増分を規定する共通のクロック信号を前記アクセス
制御装置の各々に分配する母線システムクロック; その結びつけられたアクセス制御装置を前記実行順位指
定母線に接続する前記アクセス制御装置の各々に結びつ
けられた相互接続キー; において、前記アクセス制御装置には以下のものが含ま
れていること: その結びつけられたユーザーに接続している応答準備完
了ライン; その結びつけられたユーザーに接続している応答使用可
能ライン; 前記結びつけられた相互接続キーに接続されている伝送
ライン; 前記結びつけられた相互接続キーに接続されている(n
−1)本のモニターライン; 前記共通のクロック信号を受けとり、応答送信権要求間
隔を規定する信号を生成する制御回路; 前記応答送信権要求間隔の間に前記伝送ライン上で応答
送信権要求信号を生成するため前記応答準備完了ライン
上の前記結びつけられたユーザーからの応答準備完了信
号に対し応答性をもつ駆動回路; その一方の状態が0と称されもう一方の状態が1と称さ
れるような、モニターラインの各々とそれぞれ結びつけ
られた(n−1)個の2状態記憶素子を含む優先順位状
態記憶装置; 以下の論理オペレーションを実施することにより前記実
行順位指定論理により生成されている、結びつけられた
ユーザーが支配的優先順位を有するか否かを示す優先順
位信号(P)を前記応答送信権要求間隔の間に生成する
ため、前記伝送ライン及びモニターライン及び前記優先
順位状態記憶装置からの信号に対し応答性をもつ実行順
位指定論理; P=T(M_1S_1+1)(M_2S_2+1)……
(M_n_−_1S_n_−_1+1)(なお式中、M
_iはi番目のモニターラインからの信号を表わし、S
_iはi番目の記憶素子からの信号を表わし、Tは伝送
ラインからの信号を表わし、示されているオペレーショ
ンはモジューロ2演算である。) 前記結びつけられたユーザーが前記相互通信母線上で応
答できるようにする応答使用可能信号を前記応答使用可
能ライン上で発するため前記優先順位信号に対し応答性
をもつアクセス許諾回路; ならびに、前記相互接続キーは前記実行順位指定母線チ
ャンネルの1つと各々別々に結びつけられており、その
結びつけられた実行順位決定母線チャンネルと、結びつ
けられたアクセス制御装置の伝送ラインの間の相互接続
及び結びつけられていない母線チャンネルとその結びつ
けられたアクセス制御装置のモニターラインの間の相互
接続を提供していること、を特徴とする応答制御システ
ム。 - (10)以下のものを含む、規定のトランザクションに
おいて前記ユーザーの間の情報の転送を提供する相互通
信母線に対する複数(P)の母線ユーザーによるアクセ
スを制御するためのアクセス制御システム: n本のチャンネルをもつ(nはP以上である); 各ユーザーと結びつけられたアクセス制御装置; 各ユーザーをその結びつけられたアクセス制御装置に接
続する母線要求ライン; 各アクセス制御装置をその結びつけられたユーザーに接
続する許諾ライン; 時間増分を規定する共通クロック信号を前記アクセス制
御装置の各々に分配する母線システムクロック; その結びつけられたアクセス制御装置を前記実行順位指
定母線に接続する、前記アクセス制御装置の各々と結び
つけられた相互接続キー; において、前記アクセス制御装置の各々には以下のもの
が含まれること; 前記結びつけられた相互接続キーに接続された伝送ライ
ン; 前記結びつけられた相互接続キーに接続された(n−1
)本のモニターライン; その結びつけられたユーザーに接続する応答準備完了ラ
イン; その結びつけられたユーザーに接続する応答使用可能ラ
イン; 前記共通のクロック信号を受けとり、回線争奪間隔、応
答送信権要求間隔及び使用信号間隔を規定する信号を生
成する制御回路; 前記回線争奪間隔の間前記伝送ライン上で母線出力信号
を生成するため前記母線要求ライン上の前記結びつけら
れたユーザーからの母線要求信号に対し応答性をもち、
前記応答送信権要求間隔の間前記伝送ライン上で応答送
信権要求信号を生成するため前記応答準備完了ライン上
の前記結びつけられたユーザーからの応答準備完了信号
に対し応答性をもつ駆動回路; そのうち一方の状態が0と称されもう一方の状態が1と
称されているようなそれぞれモニターラインの各々と結
びつけられた(n−1)個の2状態記憶素子を含んでい
る優先順位状態記憶装置; 次の論理オペレーションを実施することにより実行順位
指定論理により生成されている、結びつけられたユーザ
ーが支配的優先順位を有するか否かを示す優先順位信号
(P)を前記回線争奪間隔中に生成するため、前記伝送
ライン及びモニターライン及び前記優先順位状態記憶装
置からの信号に対し応答性をもつ実行順位指定論理: P=T(M_1S_1+1)(M_2B_2+1)……
(M_n_−_1S_n_−_1+1)(なお式中、M
_iはi番目のモニターラインからの信号を表わし、S
_iはi番目の記憶素子からの信号を表わし、Tは伝送
ラインからの信号を表わし、示されているオペレーショ
ンはモジューロ2演算である); 前記結びつけられたユーザーが前記相互通信母線上で1
つのトランザクションを開始できるようにするアクセス
許諾信号を前記使用信号間隔の間に前記許諾ライン上で
発するため前記優先順位信号に対する応答性をもち、前
記結びつけられたユーザーが前記相互通信母線上で応答
できるようにする応答使用可能信号を前記応答使用可能
ライン上で発するため前記優先順位信号に対する応答性
をもつアクセス許諾回路; (なお前記駆動回路は、前記使用信号間隔中前記伝送ラ
イン上で母線出力信号を生成するため前記アクセス許諾
信号に対し応答性をもつ); 前記使用信号間隔の間に前記優先順位状態記憶装置内に
記憶された信号を見直すため前記伝送及びモニターライ
ン上の信号に対する応答性をもつ更新回路; 前記相互接続キーの各々は前記母線チャンネルのうちの
1つと別々に結びつけられ、その結びつけられた母線チ
ャンネルとその結びつけられたアクセス制御装置の伝送
ラインの間の相互接続ならびに結びつけられていない母
線チャンネルとその結びつけられたアクセス制御装置の
モニターラインの間の相互接続を提供していること、 2状態記憶素子の状態の初期値を設定するための初期設
定手段が含まれ、かかる初期値は、前記チャンネルのj
番目に接続され前記アクセス制御装置のi番目のものの
中の2状態記憶素子の値が前記チャンネルのi番目のも
のに接続され前記アクセス制御装置のi番目のものの中
の2状態記憶素子の値と等しくなく、制御装置の優先順
位状態記憶装置内の1の数が異なっているようなもので
あること、さらに 前記アクセス制御装置の各々において、前記更新回路は
前記使用信号間隔の間前記伝送ライン上の信号に応答し
て、前記(n−1)個の2状態記憶素子全てを1にセッ
トし、前記使用信号間隔の間前記(n−1)本のモニタ
ーラインのいずれかの上の信号に応答して相応する2状
態記憶素子をゼロにセットすること、 を特徴とするアクセス制御システム。
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|---|---|---|---|
| US123382 | 1987-11-23 | ||
| US07/123,382 US4920486A (en) | 1987-11-23 | 1987-11-23 | Distributed arbitration apparatus and method for shared bus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021037A true JPH021037A (ja) | 1990-01-05 |
| JPH061458B2 JPH061458B2 (ja) | 1994-01-05 |
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Family Applications (1)
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|---|---|---|---|
| JP63294451A Expired - Lifetime JPH061458B2 (ja) | 1987-11-23 | 1988-11-21 | 共有母線のための分配仲裁装置および方法 |
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Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5038274A (en) * | 1987-11-23 | 1991-08-06 | Digital Equipment Corporation | Interrupt servicing and command acknowledgement system using distributed arbitration apparatus and shared bus |
| US5237696A (en) * | 1988-04-13 | 1993-08-17 | Rockwell International Corporation | Method and apparatus for self-timed digital data transfer and bus arbitration |
| US5218703A (en) * | 1988-07-07 | 1993-06-08 | Siemens Aktiengesellschaft | Circuit configuration and method for priority selection of interrupts for a microprocessor |
| US5210871A (en) * | 1988-07-15 | 1993-05-11 | The Charles Stark Draper Labroatory, Inc. | Interprocessor communication for a fault-tolerant, mixed redundancy distributed information processing system |
| JPH0282343A (ja) * | 1988-09-20 | 1990-03-22 | Hitachi Ltd | マルチプロセッサシステムの割込処理方式 |
| US5274774A (en) * | 1989-01-31 | 1993-12-28 | Wisconsin Alumni Research Foundation | First-come first-serve arbitration protocol |
| US5155854A (en) * | 1989-02-03 | 1992-10-13 | Digital Equipment Corporation | System for arbitrating communication requests using multi-pass control unit based on availability of system resources |
| US5313620A (en) * | 1989-04-06 | 1994-05-17 | Bell Communications Research, Inc. | Selective receiver for each processor in a multiple processor system |
| US5151994A (en) * | 1989-11-13 | 1992-09-29 | Hewlett Packard Company | Distributed fair arbitration system using separate grant and request lines for providing access to data communication bus |
| US5506989A (en) * | 1990-01-31 | 1996-04-09 | Ibm Corporation | Arbitration system limiting high priority successive grants |
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| JP2511588B2 (ja) * | 1990-09-03 | 1996-06-26 | インターナショナル・ビジネス・マシーンズ・コーポレイション | デ―タ処理ネットワ―ク、ロックを獲得させる方法及び直列化装置 |
| US5282272A (en) * | 1990-12-21 | 1994-01-25 | Intel Corporation | Interrupt distribution scheme for a computer bus |
| US5261109A (en) * | 1990-12-21 | 1993-11-09 | Intel Corporation | Distributed arbitration method and apparatus for a computer bus using arbitration groups |
| US5613128A (en) * | 1990-12-21 | 1997-03-18 | Intel Corporation | Programmable multi-processor interrupt controller system with a processor integrated local interrupt controller |
| JP2855298B2 (ja) * | 1990-12-21 | 1999-02-10 | インテル・コーポレーション | 割込み要求の仲裁方法およびマルチプロセッサシステム |
| JP2561759B2 (ja) * | 1991-03-29 | 1996-12-11 | インターナショナル・ビジネス・マシーンズ・コーポレイション | マルチプロセッサシステムおよびそのメッセージ送受信制御装置 |
| US5546587A (en) * | 1991-05-30 | 1996-08-13 | Tandem Computers Incorporated | Decentralized bus arbitration system which continues to assert bus request signal to preclude other from asserting bus request signal until information transfer on the bus has been completed |
| US5371863A (en) * | 1991-05-30 | 1994-12-06 | Tandem Computers Incorporated | High speed processor bus extension |
| US5265223A (en) * | 1991-08-07 | 1993-11-23 | Hewlett-Packard Company | Preservation of priority in computer bus arbitration |
| US5359715A (en) * | 1991-09-16 | 1994-10-25 | Ncr Corporation | Architectures for computer systems having multiple processors, multiple system buses and multiple I/O buses interfaced via multiple ported interfaces |
| US5269005A (en) * | 1991-09-17 | 1993-12-07 | Ncr Corporation | Method and apparatus for transferring data within a computer system |
| US5257385A (en) * | 1991-12-30 | 1993-10-26 | Apple Computer, Inc. | Apparatus for providing priority arbitration in a computer system interconnect |
| US5640599A (en) * | 1991-12-30 | 1997-06-17 | Apple Computer, Inc. | Interconnect system initiating data transfer over launch bus at source's clock speed and transfering data over data path at receiver's clock speed |
| US5887196A (en) * | 1991-12-30 | 1999-03-23 | Apple Computer, Inc. | System for receiving a control signal from a device for selecting its associated clock signal for controlling the transferring of information via a buffer |
| US5848297A (en) * | 1991-12-30 | 1998-12-08 | Apple Computer, Inc. | Control apparatus for maintaining order and accomplishing priority promotion in a computer interconnect |
| JPH05257851A (ja) * | 1991-12-30 | 1993-10-08 | Apple Computer Inc | データの転送の順序を制御させる装置 |
| US5410677A (en) * | 1991-12-30 | 1995-04-25 | Apple Computer, Inc. | Apparatus for translating data formats starting at an arbitrary byte position |
| ES2131065T3 (es) * | 1992-03-27 | 1999-07-16 | Cit Alcatel | Disposicion de control de acceso. |
| US5265212A (en) * | 1992-04-01 | 1993-11-23 | Digital Equipment Corporation | Sharing of bus access among multiple state machines with minimal wait time and prioritization of like cycle types |
| US5301283A (en) * | 1992-04-16 | 1994-04-05 | Digital Equipment Corporation | Dynamic arbitration for system bus control in multiprocessor data processing system |
| US5307466A (en) * | 1992-04-30 | 1994-04-26 | International Business Machines Corporation | Distributed programmable priority arbitration |
| US5488693A (en) * | 1992-06-24 | 1996-01-30 | At&T Corp. | Protocol with control bits and bytes for controlling the order of communications between a master processor and plural slave processors |
| US5313591A (en) * | 1992-06-25 | 1994-05-17 | Hewlett-Packard Company | Computer bus arbitration for N processors requiring only N unidirectional signal leads |
| US5553248A (en) * | 1992-10-02 | 1996-09-03 | Compaq Computer Corporation | System for awarding the highest priority to a microprocessor releasing a system bus after aborting a locked cycle upon detecting a locked retry signal |
| US5553310A (en) * | 1992-10-02 | 1996-09-03 | Compaq Computer Corporation | Split transactions and pipelined arbitration of microprocessors in multiprocessing computer systems |
| US5353415A (en) * | 1992-10-02 | 1994-10-04 | Compaq Computer Corporation | Method and apparatus for concurrency of bus operations |
| US5463753A (en) * | 1992-10-02 | 1995-10-31 | Compaq Computer Corp. | Method and apparatus for reducing non-snoop window of a cache controller by delaying host bus grant signal to the cache controller |
| US5535395A (en) * | 1992-10-02 | 1996-07-09 | Compaq Computer Corporation | Prioritization of microprocessors in multiprocessor computer systems |
| JPH06205313A (ja) * | 1992-12-28 | 1994-07-22 | Sony Corp | Avシステム |
| JP2821345B2 (ja) * | 1993-09-29 | 1998-11-05 | 北海道日本電気ソフトウェア株式会社 | 非同期i/o制御方式 |
| AU1261995A (en) * | 1993-12-16 | 1995-07-03 | Intel Corporation | Multiple programmable interrupt controllers in a multi-processor system |
| KR0155269B1 (ko) * | 1995-01-16 | 1998-11-16 | 김광호 | 버스 중재방법 및 그 장치 |
| US5842025A (en) * | 1996-08-27 | 1998-11-24 | Mmc Networks, Inc. | Arbitration methods and apparatus |
| US6119189A (en) * | 1997-09-24 | 2000-09-12 | Intel Corporation | Bus master transactions on a low pin count bus |
| US6157970A (en) * | 1997-09-24 | 2000-12-05 | Intel Corporation | Direct memory access system using time-multiplexing for transferring address, data, and control and a separate control line for serially transmitting encoded DMA channel number |
| US5991841A (en) * | 1997-09-24 | 1999-11-23 | Intel Corporation | Memory transactions on a low pin count bus |
| US6131127A (en) * | 1997-09-24 | 2000-10-10 | Intel Corporation | I/O transactions on a low pin count bus |
| US6026459A (en) * | 1998-02-03 | 2000-02-15 | Src Computers, Inc. | System and method for dynamic priority conflict resolution in a multi-processor computer system having shared memory resources |
| US7010050B2 (en) * | 2001-08-30 | 2006-03-07 | Yamar Electronics Ltd. | Signaling over noisy channels |
| US7890686B2 (en) * | 2005-10-17 | 2011-02-15 | Src Computers, Inc. | Dynamic priority conflict resolution in a multi-processor computer system having shared resources |
| US8032678B2 (en) * | 2008-11-05 | 2011-10-04 | Mediatek Inc. | Shared resource arbitration |
| DE102011007437A1 (de) * | 2010-11-15 | 2012-05-16 | Continental Teves Ag & Co. Ohg | Verfahren und Schaltungsanrodnung zur Datenübertragung zwischen Prozessorbausteinen |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4063220A (en) * | 1975-03-31 | 1977-12-13 | Xerox Corporation | Multipoint data communication system with collision detection |
| US4320457A (en) * | 1980-02-04 | 1982-03-16 | General Automation, Inc. | Communication bus acquisition circuit |
| FR2513407B1 (fr) * | 1981-09-24 | 1987-01-16 | Finger Ulrich | Systeme d'arbitrage des demandes d'acces de plusieurs processeurs a des ressources communes, par l'intermediaire d'un bus commun |
| US4536839A (en) * | 1982-03-30 | 1985-08-20 | Mai Basic Four, Inc. | Memory request arbitrator |
| US4633394A (en) * | 1984-04-24 | 1986-12-30 | International Business Machines Corp. | Distributed arbitration for multiple processors |
| US4656627A (en) * | 1984-11-21 | 1987-04-07 | At&T Company | Multiphase packet switching system |
| US4719622A (en) * | 1985-03-15 | 1988-01-12 | Wang Laboratories, Inc. | System bus means for inter-processor communication |
| US4760515A (en) * | 1985-10-28 | 1988-07-26 | International Business Machines Corporation | Arbitration apparatus for determining priority of access to a shared bus on a rotating priority basis |
-
1987
- 1987-11-23 US US07/123,382 patent/US4920486A/en not_active Expired - Lifetime
-
1988
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Also Published As
| Publication number | Publication date |
|---|---|
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