JPH0210448B2 - - Google Patents
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- JPH0210448B2 JPH0210448B2 JP63029027A JP2902788A JPH0210448B2 JP H0210448 B2 JPH0210448 B2 JP H0210448B2 JP 63029027 A JP63029027 A JP 63029027A JP 2902788 A JP2902788 A JP 2902788A JP H0210448 B2 JPH0210448 B2 JP H0210448B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/49942—Significance control
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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- Automatic Assembly (AREA)
Description
〔産業上の利用分野〕
本発明は、計算の結果における正確な有効数字
の数を検出しつつ演算が行われるデジタル計算装
置の制御方法に関する。 〔従来技術、および発明が解決しようとする課
題〕 計算装置における数の表示は有効数字からなる
有効数で行なわれるが、これは必然的に精度の損
失を生じさせる。デジタル計算機は切捨てまたは
丸めることによつて演算を行なう。切捨ての場
合、使用する数の値は常に、不足を伴なう値であ
る。丸める場合、使用値は下位または上位から概
算された値である。いずれの場合であれ、結果は
価値低下となる。 アルゴリズムの結果における誤りを査定するに
は、各基本算術演算毎に誤差の上限または平均値
を推定することが考えられる。しかし、誤差の上
限が毎回、アルゴリズムの基本演算に用いられる
と、最終結果における誤差の推定値はその真の値
よりはるかに大きくなる。更に、誤差の平均推定
値を考慮に入れることができるのは、誤差が基本
演算毎に独立している時だけであるが、これはア
ルゴリズムにおいてはあり得ない。 従つて、本発明の主な目的は、仮数と指数によ
る浮動小数点表示を用いた数で行なわれる１つあ
るいはそれ以上の基本演算を含む手続きに従つて
行なわれる計算の結果において正確な有効数字か
らなる数を検出しつつ演算が行われるデジタル計
算装置の改良された制御方法を提供することにあ
る。 〔課題を解決するための手段〕 本発明においては、デジタル計算装置により実
行される計算の最終結果における正確な有効数字
の数の検出しつつ演算が行われるデジタル計算装
置の制御方法であつて、該演算はデジタルデータ
を表現するための浮動小数点表現を用いてデジタ
ル計算装置において実行される基本的算術演算を
包含し、該浮動小数点表現は、デジタルデータの
各小片について１つの仮数と１つの指数を有し、 該制御方法は下記の諸段階、すなわち、デジタ
ルデータの各個についての、仮数、指数、および
切捨て情報の１つの項目を記憶させる段階であつ
て、該切捨て情報の１つの項目が、演算に用いら
れる表現においてデジタルデータの小片について
切捨てが行われたか否かに従つて「眞」または
「偽」の値を有する２値情報から成り、 該演算を他の演算とは別個にデイスターブしつ
つ、該デジタル計算装置により演算の該最終結果
の複数の独立的な演算を行う段階であつて、切捨
て情報の１つの項目が、基本的算術演算の結果の
各個について、該複数の独立的な演算の各個が行
われる過程において検出されそして記憶され、 該デイスターブ動作が、値「０」または値
「１」をランダムに有するビツトを発生させ、連
携する切捨て情報の該項目が「眞」の値を有する
とき、算術的に演算されるデジタルデータの各小
片の仮数の最下位けたに該発生させられたランダ
ムなビツトを加算することから成り、 複数の独立の演算を行う該段階において生成さ
れる演算の複数の独立の結果の、平均値と標準偏
差を該デジタル計算装置により演算する段階、お
よび、該平均値および該標準偏差から計算の該結
果の１つにおける正確な有効数字の数を検出する
段階、を具備することを特徴とするデジタル計算
装置により実行される計算の最終結果における正
確な有効数字の数を検出しつつ演算が行われるデ
ジタル計算装置の制御方法、が提供される。 いずれの算術値も２つの機械表示をもつ。１つ
は上位から概算したもので、他は下位から概算し
たものである。２つまたはそれ以上のオペランド
を利用するいずれの算術演算においても、下位あ
るいは上位から概算されたオペランドの値をどの
ようにランダム組合わせしても、いずれもが正確
な数学的結果をやはり正当に表示する結果が得ら
れる。 本発明の制御方法によれば、１組の結果が得ら
れ、その結果から平均値と分散を算定してそれら
の結果のいずれか１つにおける誤りを推定するこ
とができる。 相異なる計算装置ユニツトにおいて１組の結果
を平行的に得ることが可能である。また、同一演
算装置において独立の順次的計算の幾つかの実行
を観察することができる。 一般には３つの結果が得られれば十分である。
それらの結果は手続きの展開に毎回デイスターバ
ンス（外乱）を与えることにより得ることができ
る。これとは別に、１つの結果は上位から丸めら
れた値で系統的に計算して得ることもでき、別の
結果は下位から丸められた値で計算して、また第
３の結果はランダム外乱により少なくとも、それ
ぞれ得てもよい。 過度に価値低下した値を結果としてもたらす可
能性のある過度のデイスターバンス（外乱）を避
けるため、数と組合わされた切捨て情報項目はそ
の数が外乱付与された後、その外乱を表わすのに
その数の仮数部に最下位ビツトを加えるべきか否
かに応じて誤り状態へ戻される。 切捨て情報項目は結果が切捨てを施された数で
ある各演算の後内容更新される。 例えば加算の場合、オペランドの１つが切捨て
を施されると、そのオペランドは演算装置におい
て外乱を与えられまた関連の切捨て情報項目は演
算装置において誤り状態に戻される。更に、オペ
ランドと組合わさつた切捨て情報項目は、そのオ
ペランドの正規化解除中に、右へ桁送りされかつ
失なわれたビツトの少なくとも１つがゼロでなけ
れば、演算装置において真の状態に戻される。次
に、正規化解除された数の１つと組合わされた切
捨て情報項目が演算装置において真であれば真の
切捨て情報項目が結果あるいは後者と組合わされ
る。 乗算、あるいは除算、の場合、結果は２語長レ
ジスタに記憶され、真の切捨て情報項目は、拡張
レジスタの、正規化時に右側に抑制されたビツト
のうち少なくとも１つのビツトがゼロでなけれ
ば、正規化された結果と組合わされる。 より一般的には、切捨て情報項目は、ゼロでな
い情報項目がフオーマツト縮小時に失なわれると
真の状態に変化させられる。 〔実施例〕 本発明の方法のその他の特徴および利点は、添
付図面にもとづいてなされる以下の説明から明ら
かになるであろう。 数を浮動小数点表示すると、それら数は仮数部
と指数からなる。仮数部はｎ桁、ここにｎはデジ
タル計算機において用いられるフオーマツトに相
当する数である、を含む。 上記数ｎがある数を正確に表示するには不十分
である場合、後者の数は切捨てを施されて、デジ
タル計算機において用いられる表示にされる。切
捨てを施された数で演算を行なうと不正確な結
果、また場合によつては異常な結果となる。 本発明によれば、一つの同じ手続きが複数回行
なわれ、一方、その間に、該手続きの計算のすべ
てについて毎回、独立的に、該計算に外乱が付与
される。この外乱付与は、切捨てデータの各小片
について、仮数の最下位ビツトに０あるいは１を
不作為的に加算することにより、不作為的に加算
することにより、不作為的に不足値または過剰値
を採用させることから成る。 このために、数の小数点表示において補足的な
２進素子の状態の、ある項目の切捨て情報が各個
のデジタル・データと組合わされる。この新しい
数表示が本発明の方法における特徴の１つであ
る。これは次の通りである。
の数を検出しつつ演算が行われるデジタル計算装
置の制御方法に関する。 〔従来技術、および発明が解決しようとする課
題〕 計算装置における数の表示は有効数字からなる
有効数で行なわれるが、これは必然的に精度の損
失を生じさせる。デジタル計算機は切捨てまたは
丸めることによつて演算を行なう。切捨ての場
合、使用する数の値は常に、不足を伴なう値であ
る。丸める場合、使用値は下位または上位から概
算された値である。いずれの場合であれ、結果は
価値低下となる。 アルゴリズムの結果における誤りを査定するに
は、各基本算術演算毎に誤差の上限または平均値
を推定することが考えられる。しかし、誤差の上
限が毎回、アルゴリズムの基本演算に用いられる
と、最終結果における誤差の推定値はその真の値
よりはるかに大きくなる。更に、誤差の平均推定
値を考慮に入れることができるのは、誤差が基本
演算毎に独立している時だけであるが、これはア
ルゴリズムにおいてはあり得ない。 従つて、本発明の主な目的は、仮数と指数によ
る浮動小数点表示を用いた数で行なわれる１つあ
るいはそれ以上の基本演算を含む手続きに従つて
行なわれる計算の結果において正確な有効数字か
らなる数を検出しつつ演算が行われるデジタル計
算装置の改良された制御方法を提供することにあ
る。 〔課題を解決するための手段〕 本発明においては、デジタル計算装置により実
行される計算の最終結果における正確な有効数字
の数の検出しつつ演算が行われるデジタル計算装
置の制御方法であつて、該演算はデジタルデータ
を表現するための浮動小数点表現を用いてデジタ
ル計算装置において実行される基本的算術演算を
包含し、該浮動小数点表現は、デジタルデータの
各小片について１つの仮数と１つの指数を有し、 該制御方法は下記の諸段階、すなわち、デジタ
ルデータの各個についての、仮数、指数、および
切捨て情報の１つの項目を記憶させる段階であつ
て、該切捨て情報の１つの項目が、演算に用いら
れる表現においてデジタルデータの小片について
切捨てが行われたか否かに従つて「眞」または
「偽」の値を有する２値情報から成り、 該演算を他の演算とは別個にデイスターブしつ
つ、該デジタル計算装置により演算の該最終結果
の複数の独立的な演算を行う段階であつて、切捨
て情報の１つの項目が、基本的算術演算の結果の
各個について、該複数の独立的な演算の各個が行
われる過程において検出されそして記憶され、 該デイスターブ動作が、値「０」または値
「１」をランダムに有するビツトを発生させ、連
携する切捨て情報の該項目が「眞」の値を有する
とき、算術的に演算されるデジタルデータの各小
片の仮数の最下位けたに該発生させられたランダ
ムなビツトを加算することから成り、 複数の独立の演算を行う該段階において生成さ
れる演算の複数の独立の結果の、平均値と標準偏
差を該デジタル計算装置により演算する段階、お
よび、該平均値および該標準偏差から計算の該結
果の１つにおける正確な有効数字の数を検出する
段階、を具備することを特徴とするデジタル計算
装置により実行される計算の最終結果における正
確な有効数字の数を検出しつつ演算が行われるデ
ジタル計算装置の制御方法、が提供される。 いずれの算術値も２つの機械表示をもつ。１つ
は上位から概算したもので、他は下位から概算し
たものである。２つまたはそれ以上のオペランド
を利用するいずれの算術演算においても、下位あ
るいは上位から概算されたオペランドの値をどの
ようにランダム組合わせしても、いずれもが正確
な数学的結果をやはり正当に表示する結果が得ら
れる。 本発明の制御方法によれば、１組の結果が得ら
れ、その結果から平均値と分散を算定してそれら
の結果のいずれか１つにおける誤りを推定するこ
とができる。 相異なる計算装置ユニツトにおいて１組の結果
を平行的に得ることが可能である。また、同一演
算装置において独立の順次的計算の幾つかの実行
を観察することができる。 一般には３つの結果が得られれば十分である。
それらの結果は手続きの展開に毎回デイスターバ
ンス（外乱）を与えることにより得ることができ
る。これとは別に、１つの結果は上位から丸めら
れた値で系統的に計算して得ることもでき、別の
結果は下位から丸められた値で計算して、また第
３の結果はランダム外乱により少なくとも、それ
ぞれ得てもよい。 過度に価値低下した値を結果としてもたらす可
能性のある過度のデイスターバンス（外乱）を避
けるため、数と組合わされた切捨て情報項目はそ
の数が外乱付与された後、その外乱を表わすのに
その数の仮数部に最下位ビツトを加えるべきか否
かに応じて誤り状態へ戻される。 切捨て情報項目は結果が切捨てを施された数で
ある各演算の後内容更新される。 例えば加算の場合、オペランドの１つが切捨て
を施されると、そのオペランドは演算装置におい
て外乱を与えられまた関連の切捨て情報項目は演
算装置において誤り状態に戻される。更に、オペ
ランドと組合わさつた切捨て情報項目は、そのオ
ペランドの正規化解除中に、右へ桁送りされかつ
失なわれたビツトの少なくとも１つがゼロでなけ
れば、演算装置において真の状態に戻される。次
に、正規化解除された数の１つと組合わされた切
捨て情報項目が演算装置において真であれば真の
切捨て情報項目が結果あるいは後者と組合わされ
る。 乗算、あるいは除算、の場合、結果は２語長レ
ジスタに記憶され、真の切捨て情報項目は、拡張
レジスタの、正規化時に右側に抑制されたビツト
のうち少なくとも１つのビツトがゼロでなけれ
ば、正規化された結果と組合わされる。 より一般的には、切捨て情報項目は、ゼロでな
い情報項目がフオーマツト縮小時に失なわれると
真の状態に変化させられる。 〔実施例〕 本発明の方法のその他の特徴および利点は、添
付図面にもとづいてなされる以下の説明から明ら
かになるであろう。 数を浮動小数点表示すると、それら数は仮数部
と指数からなる。仮数部はｎ桁、ここにｎはデジ
タル計算機において用いられるフオーマツトに相
当する数である、を含む。 上記数ｎがある数を正確に表示するには不十分
である場合、後者の数は切捨てを施されて、デジ
タル計算機において用いられる表示にされる。切
捨てを施された数で演算を行なうと不正確な結
果、また場合によつては異常な結果となる。 本発明によれば、一つの同じ手続きが複数回行
なわれ、一方、その間に、該手続きの計算のすべ
てについて毎回、独立的に、該計算に外乱が付与
される。この外乱付与は、切捨てデータの各小片
について、仮数の最下位ビツトに０あるいは１を
不作為的に加算することにより、不作為的に加算
することにより、不作為的に不足値または過剰値
を採用させることから成る。 このために、数の小数点表示において補足的な
２進素子の状態の、ある項目の切捨て情報が各個
のデジタル・データと組合わされる。この新しい
数表示が本発明の方法における特徴の１つであ
る。これは次の通りである。
【表】
この表示モードは１の補数であるモードおよび
２の補数であるモードの両方で適用される。後者
の場合、切捨てビツトは仮数部の２の補数として
の表示である対（SM，Ｍ）と、指数の２の補数
としての表示である対（SE，Ｅ）とに組合わさ
れる。 指数とその関連符号は、指数偏位についての従
来技術で置換されることが可能である。 以下においては、数の切捨てが行なわれない時
切捨てビツトが０、数の切捨てが行なわれる時切
捨てビツトが１であると仮定する。これと逆の仮
定を用いることもできる。 本発明の方法は第１図、第２図に示す計算装置
に関連させて実行することができる。 記憶装置MOは実行すべき手続きを含んでお
り、その手続きは行なうべき一連の代数演算から
なつている。 上記記憶装置はデータ・バスをなしている結線
LD１により演算装置Ｐ１，Ｐ２，…，Pnと相互
接続されている。各演算装置は、それ自体公知さ
れておりかつ簡単な算術演算を行なう演算器から
なる。各演算装置Ｐ１，Ｐ２，…，Pnには２個
ずつのデータ・レジスタRA１―RB１，RA２―
RB２，…，RAn―RBnおよび１個ずつの結果レ
ジスタRR１，RR２，…，RRnが組合わされて
いる。各結果レジスタは各演算装置と組合わさつ
た専用記憶装置Ｍ１，Ｍ２，…，Mnと接続され
ている。専用記憶装置からの出力はデータ・バス
LD２により相互接続されている。 各演算装置Ｐ１，Ｐ２，…，Pnは基本制御部
材または基本シーケンサＳ１，Ｓ２，…，Snを
含み、該基本シーケンサは演算装置と一体化され
ている。シーケンサは第１図、第２図において
は、単に図面を明瞭なものにするために、演算装
置外部に示されている。 本発明の方法においては、補足的２進素子TA
１，TB１，TA２，TB２，…，TAn，TBnは
各データ・レジスタRA１，RB１，RA２，RB
２，…，RAn，RBnと結ばれている。例えばフ
リツプフロツプで形成してよいこの補足的２進素
子には、対応のデータ・レジスタに導入される数
と組合わされた切捨てビツトＴが置かれる。 各結果レジスタは、例えば、演算器Ｐ１のレジ
スタRR１（第２図参照）は、それ自体知られて
いるように、２語長レジスタであつて、すなわ
ち、正規フオーマツトの第１部分RRO１と同じ
フオーマツトの拡張レジスタRRE１とを含んで
いる。 本発明の方法においては、切捨て情報を生じさ
せる回路CT１が結果レジスタRR１と組合わさ
れる。 上記回路CT１は拡張レジスタRRE１から様々
なビツトを入力で受けるOR回路ORE１と、片方
の入力が拡張レジスタRRE１からの直列出力と
接続されているRS形フリツプフロツプＢ１とを
含んでいる。そのフリツプフロツプＢ１の第２入
力はゼロ・リセツト制御器RAZに接続されてい
る。回路ORE１およびNOR′１からの出力はOR
回路OR１と接続され、このOR回路の出力は回
路CT１からの出力を形成している。このように
して、後者、すなわち回路CT１は、ある情報項
目の損失が、拡張レジスタの右桁送り時あるいは
拡張レジスタ内のその情報項目が考慮されない場
合に、検出され得るようにする。 回路CT１からの出力情報は結果レジスタの第
１部分RRO１の内容と結合されて、演算装置Ｐ
１の実行した演算の結果と組合わされた切捨てビ
ツトを形成する。この切捨てビツトは、後述の如
く、直ちに結果の外乱を制御するのに用いてもよ
い。この結果はその関連切捨てビツトと共にデー
タ・バスLD２上で得られ、かつ専用記憶装置Ｍ
１に格納してもよい。この同じ結果はまたデータ
線路LDP１を通じてレジスタRA１あるいはRB
１のいずれかに戻し、この結果と組合わされた切
捨て情報項目はTA１またはTB１に置くことが
可能である。専用記憶装置Ｍ１からの出力も線路
LDP１と接続される。 制御装置PCがデータ・バスLD１，LD２と相
互接続されかつ、制御バスを形成する結線LCに
より共用記憶装置MOおよびシーケンサＳ１，Ｓ
２，…，Snと接続されている。アドレス・バス
を形成している結線LA１，LA２は制御装置PC
を共用記憶装置MOおよび専用記憶装置Ｍ１，Ｍ
２，…，Mnに接続している。 各演算装置Ｐ１，Ｐ２，…，Pnにはそれぞれ
外乱回路Ｃ１，Ｃ２，…，Cnが組合わされてい
る。この各回路Ｃ１，Ｃ２，…，Cnはランダム
信号発生器Ｈ１，Ｈ２，…，Hnを含み、該発生
器は例えば、それ自体知られているように、ノイ
ズ増幅器から成る。演算装置と組合わされる複数
個のランダム信号発生器は互いに他とは無関係に
動作する。 上記各外乱回路Ｃ１，Ｃ２，…，Cnは更に、
ランダム信号発生器Ｈ１，Ｈ２，…，Hnの間に
挿置された論理回路と、外乱回路からの出力回路
を形成するマルチプレクサCS１とを含む。 上記各論理回路、例えば、演算装置Ｐ１と組合
わされる外乱回路Ｃ１のCL１（第２図参照）、は
３つの２入力ANDゲートEA１，EB１，EAB１
を含む。これらのゲートの１つの入力はランダム
信号発生器Ｈ１から出力信号を受ける。またこれ
らゲートEA１，EB１，EAB１のその他の入力
はそれぞれ、TA１に含まれる２進情報、TB１
に含まれる２進情報、およびOR回路OAB１から
の出力を受ける。このOR回路の入力はTA１，
TB１に含まれる２進情報を受ける。 従つて、ランダム信号発生器Ｈ１からの出力信
号は下記条件の１つが満たされるとマルチプレク
サ回路の多入力CS１に与えられる。 (1) RA１に記録されている数と組合わされてい
る切捨て情報が真である。 (2) RB１に記録されている数と組合わされてい
る切捨て情報項目が真である。 (3) RA１およびRB１に記録されている数のう
ち少なくともいずれか１つと組合わされている
切捨て情報項目が真である。 回路CS１は上記条件(1)のときEA１の選択位置
に、また(2)の時EB１の選択位置、更に(3)の時
EAB１の選択位置にある。 例えば制御シーケンサのレベルには、このシー
ケンサに外乱が与えられた時に数と組合わされた
切捨てビツトをゼロにする手段が設けられてい
る。 後述のように、制御装置PCは各演算装置から
供給される最終結果について実行される平均値お
よび標準偏差の計算に役立つマイクロプログラム
を包含することが可能である。 手続きの展開、外乱（disturbances）、切捨て
ビツトの更新、最終結果の正確な有効数字からな
る数の決定について以下に詳細に述べる。 演算装置の制御は２つのレベルで行なわれる。 第１レベルでは、演算装置のいずれにも共通な
制御装置PCは共用記憶装置MOに含まれる手続
きを解釈する。制御装置PCは同じデータを同時
に全演算装置に与え、計算を指令する。制御装置
は全ての演算装置からそれらが前のタスクを終了
したという確認を受取ると別のタスクを命令す
る。 第２レベルでは、基本制御シーケンサＳ１，Ｓ
２，…，Snが各演算装置Ｐ１，Ｐ２，…，Pnと
組合わさつて、切捨てフリツプフロツプTA１，
TB１，TA２，TB２，…，TAn，TBnの正規
化解除、外乱、正規化および管理等の基本動作を
管理する。 第２レベルでの制御の実施はマイクロプログラ
ム化された技術に係わる当業者にはよく知られた
技法である。従つて、ここでは演算装置の１つ、
例えばＰ１による、本発明による方法に特有の第
２レベルにおける制御について述べるにとどめ
る。 これらの制御はリード・オンリ・メモリあるい
は、プログラム可能な論理を有する配列から始ま
る。制御は記憶装置または配列から読出された多
数の連続したフイールドα，β，γ，…によつて
発生させられる。それらはまたマイクロプロセツ
サによつても発生させられ、あるいは極端に言え
ば、制御部材を備えた各演算装置Ｐ１，Ｐ２，
…，Pnが、その不作為的なクロツクを受けるマ
イクロプロセツサであつてもよい。 例えば、制御装置PCの制御下でレジスタＡ１
に、同様にレジスタＡ２，…，Anに、導入され
るデータＡの外乱演算について考察する。 シーケンサのフイールドαは情報TA1×H1を
選ぶためのコードを出し、ここにクロツクＨ１の
状態は不作為的である。 フイールドβは演算Ａ＋Cin1のためのコード
を発生し、ここにCin1は状態TA1×H1を示しか
つリポート入力へ与えられる。TA1＝１，H1＝
１であればCin1＝１であり、TA1＝１，H1＝０
であればCin1＝０である。 転送フイールドはレジスタ、例えば2A1におけ
るランダム結果Ａ＋Cin1の配列を制御する。 フイールドγは結果Ａ＋Cin1を含むレジスタ
RA１と組合わさつたフリツプフロツプTA１を
ゼロにリセツトする指令を送出する。 このとき、データ小片Ａの外乱付与は終了す
る。次いで、シーケンサのその他のフイールド
は、データＡについて行なわれるべき動作に従つ
て従来形の指令を発生させる。 複合物は、制御装置PCにより第１レベルにお
いて供給される。 例示として、以下に２つの数Ａ，Ｂの加算およ
び乗算の代数演算について述べる。演算は複数個
の演算装置において同時に制御される基本演算の
順序で行なわれる。以下の説明においては、演算
装置Ｐ１のみが考慮される。 ＡとＢの加算演算については第３図のシーケン
ス図に従つて述べる。 数Ａはその仮数部の符号とその仮数部SMA，
MA、その指数の符号とその指数SEA，EAおよ
び切捨てビツトTAにより表示される。同様に、
数ＢはSMB，MB，SEB.EB，TBで表示される。 以下の演算は制御装置PCの制御下で行なわれ
る。 ―レジスタRA１の部分RMA１へのSMA，MA
のローデイングおよびTA１へのTAのローデ
イング ―レジスタRA１の部分REA１へのSEA，EAの
ローデイング ―レジスタRB１の部分RMB１へのSMB，MB
のローデイングおよびTB１へのTBのローデ
イング ―レジスタRB１の部分REB１へのSEB，EBの
ローデイング ―Ａに切捨てが行なわれた場合、Ａの外乱、外乱
を受けたＡの、RA１へのローデイング、TA
１のゼロ・リセツト ―Ｂに切捨てが行なわれた場合、Ｂの外乱、外乱
を受けたＢの、RB１へのローデイング、TB
１のゼロ・リセツト ―Ｋ＝（SEA，EA）−（SEB，EB）の決定 ―Ｋの、０との比較 ●Ｋ＞０の場合、（SMB，MB）の右への、Ｋ
の桁送り（Ｂの正規化解除）、REB１への
EB＋Ｋのローデイング、RRE１からの出力
でＴ＝１の場合TB１の１へのセツト ●Ｋ＜０の場合、（SMA，MB）の右への、Ｋ
の桁送り（Ａの正規化解除）、REA１への
EA＋Ｋのローデイング、RRE１からの出力
でＴ＝１の場合TA１の１へのセツト ―（SMA，MA）＋（SMB，MB）の計算 ―TA１またはTB１＝１の場合（SMA，MA）＋
（SMB，MB）の外乱 ―任意レジスタへの結果のローデイング なお、各基本演算の終る毎に各演算装置は演算
終り信号を出す。全ての演算終り信号がある場合
だけ次の基本演算が命令される。すなわち、外乱
を考慮に入れて、数個の演算装置において種々の
長さの時間である特定の基本演算、例えば桁送
り、を行なつてもよい。 第４図のシーケンス図は数Ａ，Ｂの乗算を示し
ている。ＡおよびＢの起り得る外乱の相について
はこのプログラムは第３図に示すものと同じであ
る。その後で下記の基本演算が行なわれる。 ―EA＋EB＝結果の指数EABの計算 ―積（SMA，MA）（SMB，MB）の計算。２語
長（SMAB，MAB）の結果がRR１において
得られる。 ―結果の正規化 ―Ｔの０との比較および、Ｔ＝１の場合結果と組
合わさつた切捨て情報項目の１へのセツト。こ
のために、基本２進素子TAB１を結果レジス
タと組合わせてよく、その素子は回路CT１か
らの出力に接続されたフリツプフロツプで形成
してよい。 必要であれば、共用記憶装置MOに記録されて
いる手続きを考慮して、代数演算の各結果を次の
演算のデータとして用いてよい。なお、この点
で、結果の外乱が、その結果と組合わされた切捨
てビツトの発生後に行なわれなかつた場合にデー
タ・レジスタへのローデイングの後行なわれる。 複数個の演算装置において実行された手続きの
明確な結果Ｒ１，Ｒ２，…，Rnが得られる場合、
それらの結果のいずれか１つ、例えば結果Ｒ１に
おける正確な有効数字からなる数の計算に入る。 この計算を行なうために、制御装置PCはすで
に演算装置の１つ、例えば、Ｐ１、により下記の
演算を行なう。 ―平均値Ｒ＝R1＋R2＋…＋Rn／Ｎ の計算。ここにＮは結果の個数である。 ―分数δ2（δは標準偏差）の計算 ―公式
２の補数であるモードの両方で適用される。後者
の場合、切捨てビツトは仮数部の２の補数として
の表示である対（SM，Ｍ）と、指数の２の補数
としての表示である対（SE，Ｅ）とに組合わさ
れる。 指数とその関連符号は、指数偏位についての従
来技術で置換されることが可能である。 以下においては、数の切捨てが行なわれない時
切捨てビツトが０、数の切捨てが行なわれる時切
捨てビツトが１であると仮定する。これと逆の仮
定を用いることもできる。 本発明の方法は第１図、第２図に示す計算装置
に関連させて実行することができる。 記憶装置MOは実行すべき手続きを含んでお
り、その手続きは行なうべき一連の代数演算から
なつている。 上記記憶装置はデータ・バスをなしている結線
LD１により演算装置Ｐ１，Ｐ２，…，Pnと相互
接続されている。各演算装置は、それ自体公知さ
れておりかつ簡単な算術演算を行なう演算器から
なる。各演算装置Ｐ１，Ｐ２，…，Pnには２個
ずつのデータ・レジスタRA１―RB１，RA２―
RB２，…，RAn―RBnおよび１個ずつの結果レ
ジスタRR１，RR２，…，RRnが組合わされて
いる。各結果レジスタは各演算装置と組合わさつ
た専用記憶装置Ｍ１，Ｍ２，…，Mnと接続され
ている。専用記憶装置からの出力はデータ・バス
LD２により相互接続されている。 各演算装置Ｐ１，Ｐ２，…，Pnは基本制御部
材または基本シーケンサＳ１，Ｓ２，…，Snを
含み、該基本シーケンサは演算装置と一体化され
ている。シーケンサは第１図、第２図において
は、単に図面を明瞭なものにするために、演算装
置外部に示されている。 本発明の方法においては、補足的２進素子TA
１，TB１，TA２，TB２，…，TAn，TBnは
各データ・レジスタRA１，RB１，RA２，RB
２，…，RAn，RBnと結ばれている。例えばフ
リツプフロツプで形成してよいこの補足的２進素
子には、対応のデータ・レジスタに導入される数
と組合わされた切捨てビツトＴが置かれる。 各結果レジスタは、例えば、演算器Ｐ１のレジ
スタRR１（第２図参照）は、それ自体知られて
いるように、２語長レジスタであつて、すなわ
ち、正規フオーマツトの第１部分RRO１と同じ
フオーマツトの拡張レジスタRRE１とを含んで
いる。 本発明の方法においては、切捨て情報を生じさ
せる回路CT１が結果レジスタRR１と組合わさ
れる。 上記回路CT１は拡張レジスタRRE１から様々
なビツトを入力で受けるOR回路ORE１と、片方
の入力が拡張レジスタRRE１からの直列出力と
接続されているRS形フリツプフロツプＢ１とを
含んでいる。そのフリツプフロツプＢ１の第２入
力はゼロ・リセツト制御器RAZに接続されてい
る。回路ORE１およびNOR′１からの出力はOR
回路OR１と接続され、このOR回路の出力は回
路CT１からの出力を形成している。このように
して、後者、すなわち回路CT１は、ある情報項
目の損失が、拡張レジスタの右桁送り時あるいは
拡張レジスタ内のその情報項目が考慮されない場
合に、検出され得るようにする。 回路CT１からの出力情報は結果レジスタの第
１部分RRO１の内容と結合されて、演算装置Ｐ
１の実行した演算の結果と組合わされた切捨てビ
ツトを形成する。この切捨てビツトは、後述の如
く、直ちに結果の外乱を制御するのに用いてもよ
い。この結果はその関連切捨てビツトと共にデー
タ・バスLD２上で得られ、かつ専用記憶装置Ｍ
１に格納してもよい。この同じ結果はまたデータ
線路LDP１を通じてレジスタRA１あるいはRB
１のいずれかに戻し、この結果と組合わされた切
捨て情報項目はTA１またはTB１に置くことが
可能である。専用記憶装置Ｍ１からの出力も線路
LDP１と接続される。 制御装置PCがデータ・バスLD１，LD２と相
互接続されかつ、制御バスを形成する結線LCに
より共用記憶装置MOおよびシーケンサＳ１，Ｓ
２，…，Snと接続されている。アドレス・バス
を形成している結線LA１，LA２は制御装置PC
を共用記憶装置MOおよび専用記憶装置Ｍ１，Ｍ
２，…，Mnに接続している。 各演算装置Ｐ１，Ｐ２，…，Pnにはそれぞれ
外乱回路Ｃ１，Ｃ２，…，Cnが組合わされてい
る。この各回路Ｃ１，Ｃ２，…，Cnはランダム
信号発生器Ｈ１，Ｈ２，…，Hnを含み、該発生
器は例えば、それ自体知られているように、ノイ
ズ増幅器から成る。演算装置と組合わされる複数
個のランダム信号発生器は互いに他とは無関係に
動作する。 上記各外乱回路Ｃ１，Ｃ２，…，Cnは更に、
ランダム信号発生器Ｈ１，Ｈ２，…，Hnの間に
挿置された論理回路と、外乱回路からの出力回路
を形成するマルチプレクサCS１とを含む。 上記各論理回路、例えば、演算装置Ｐ１と組合
わされる外乱回路Ｃ１のCL１（第２図参照）、は
３つの２入力ANDゲートEA１，EB１，EAB１
を含む。これらのゲートの１つの入力はランダム
信号発生器Ｈ１から出力信号を受ける。またこれ
らゲートEA１，EB１，EAB１のその他の入力
はそれぞれ、TA１に含まれる２進情報、TB１
に含まれる２進情報、およびOR回路OAB１から
の出力を受ける。このOR回路の入力はTA１，
TB１に含まれる２進情報を受ける。 従つて、ランダム信号発生器Ｈ１からの出力信
号は下記条件の１つが満たされるとマルチプレク
サ回路の多入力CS１に与えられる。 (1) RA１に記録されている数と組合わされてい
る切捨て情報が真である。 (2) RB１に記録されている数と組合わされてい
る切捨て情報項目が真である。 (3) RA１およびRB１に記録されている数のう
ち少なくともいずれか１つと組合わされている
切捨て情報項目が真である。 回路CS１は上記条件(1)のときEA１の選択位置
に、また(2)の時EB１の選択位置、更に(3)の時
EAB１の選択位置にある。 例えば制御シーケンサのレベルには、このシー
ケンサに外乱が与えられた時に数と組合わされた
切捨てビツトをゼロにする手段が設けられてい
る。 後述のように、制御装置PCは各演算装置から
供給される最終結果について実行される平均値お
よび標準偏差の計算に役立つマイクロプログラム
を包含することが可能である。 手続きの展開、外乱（disturbances）、切捨て
ビツトの更新、最終結果の正確な有効数字からな
る数の決定について以下に詳細に述べる。 演算装置の制御は２つのレベルで行なわれる。 第１レベルでは、演算装置のいずれにも共通な
制御装置PCは共用記憶装置MOに含まれる手続
きを解釈する。制御装置PCは同じデータを同時
に全演算装置に与え、計算を指令する。制御装置
は全ての演算装置からそれらが前のタスクを終了
したという確認を受取ると別のタスクを命令す
る。 第２レベルでは、基本制御シーケンサＳ１，Ｓ
２，…，Snが各演算装置Ｐ１，Ｐ２，…，Pnと
組合わさつて、切捨てフリツプフロツプTA１，
TB１，TA２，TB２，…，TAn，TBnの正規
化解除、外乱、正規化および管理等の基本動作を
管理する。 第２レベルでの制御の実施はマイクロプログラ
ム化された技術に係わる当業者にはよく知られた
技法である。従つて、ここでは演算装置の１つ、
例えばＰ１による、本発明による方法に特有の第
２レベルにおける制御について述べるにとどめ
る。 これらの制御はリード・オンリ・メモリあるい
は、プログラム可能な論理を有する配列から始ま
る。制御は記憶装置または配列から読出された多
数の連続したフイールドα，β，γ，…によつて
発生させられる。それらはまたマイクロプロセツ
サによつても発生させられ、あるいは極端に言え
ば、制御部材を備えた各演算装置Ｐ１，Ｐ２，
…，Pnが、その不作為的なクロツクを受けるマ
イクロプロセツサであつてもよい。 例えば、制御装置PCの制御下でレジスタＡ１
に、同様にレジスタＡ２，…，Anに、導入され
るデータＡの外乱演算について考察する。 シーケンサのフイールドαは情報TA1×H1を
選ぶためのコードを出し、ここにクロツクＨ１の
状態は不作為的である。 フイールドβは演算Ａ＋Cin1のためのコード
を発生し、ここにCin1は状態TA1×H1を示しか
つリポート入力へ与えられる。TA1＝１，H1＝
１であればCin1＝１であり、TA1＝１，H1＝０
であればCin1＝０である。 転送フイールドはレジスタ、例えば2A1におけ
るランダム結果Ａ＋Cin1の配列を制御する。 フイールドγは結果Ａ＋Cin1を含むレジスタ
RA１と組合わさつたフリツプフロツプTA１を
ゼロにリセツトする指令を送出する。 このとき、データ小片Ａの外乱付与は終了す
る。次いで、シーケンサのその他のフイールド
は、データＡについて行なわれるべき動作に従つ
て従来形の指令を発生させる。 複合物は、制御装置PCにより第１レベルにお
いて供給される。 例示として、以下に２つの数Ａ，Ｂの加算およ
び乗算の代数演算について述べる。演算は複数個
の演算装置において同時に制御される基本演算の
順序で行なわれる。以下の説明においては、演算
装置Ｐ１のみが考慮される。 ＡとＢの加算演算については第３図のシーケン
ス図に従つて述べる。 数Ａはその仮数部の符号とその仮数部SMA，
MA、その指数の符号とその指数SEA，EAおよ
び切捨てビツトTAにより表示される。同様に、
数ＢはSMB，MB，SEB.EB，TBで表示される。 以下の演算は制御装置PCの制御下で行なわれ
る。 ―レジスタRA１の部分RMA１へのSMA，MA
のローデイングおよびTA１へのTAのローデ
イング ―レジスタRA１の部分REA１へのSEA，EAの
ローデイング ―レジスタRB１の部分RMB１へのSMB，MB
のローデイングおよびTB１へのTBのローデ
イング ―レジスタRB１の部分REB１へのSEB，EBの
ローデイング ―Ａに切捨てが行なわれた場合、Ａの外乱、外乱
を受けたＡの、RA１へのローデイング、TA
１のゼロ・リセツト ―Ｂに切捨てが行なわれた場合、Ｂの外乱、外乱
を受けたＢの、RB１へのローデイング、TB
１のゼロ・リセツト ―Ｋ＝（SEA，EA）−（SEB，EB）の決定 ―Ｋの、０との比較 ●Ｋ＞０の場合、（SMB，MB）の右への、Ｋ
の桁送り（Ｂの正規化解除）、REB１への
EB＋Ｋのローデイング、RRE１からの出力
でＴ＝１の場合TB１の１へのセツト ●Ｋ＜０の場合、（SMA，MB）の右への、Ｋ
の桁送り（Ａの正規化解除）、REA１への
EA＋Ｋのローデイング、RRE１からの出力
でＴ＝１の場合TA１の１へのセツト ―（SMA，MA）＋（SMB，MB）の計算 ―TA１またはTB１＝１の場合（SMA，MA）＋
（SMB，MB）の外乱 ―任意レジスタへの結果のローデイング なお、各基本演算の終る毎に各演算装置は演算
終り信号を出す。全ての演算終り信号がある場合
だけ次の基本演算が命令される。すなわち、外乱
を考慮に入れて、数個の演算装置において種々の
長さの時間である特定の基本演算、例えば桁送
り、を行なつてもよい。 第４図のシーケンス図は数Ａ，Ｂの乗算を示し
ている。ＡおよびＢの起り得る外乱の相について
はこのプログラムは第３図に示すものと同じであ
る。その後で下記の基本演算が行なわれる。 ―EA＋EB＝結果の指数EABの計算 ―積（SMA，MA）（SMB，MB）の計算。２語
長（SMAB，MAB）の結果がRR１において
得られる。 ―結果の正規化 ―Ｔの０との比較および、Ｔ＝１の場合結果と組
合わさつた切捨て情報項目の１へのセツト。こ
のために、基本２進素子TAB１を結果レジス
タと組合わせてよく、その素子は回路CT１か
らの出力に接続されたフリツプフロツプで形成
してよい。 必要であれば、共用記憶装置MOに記録されて
いる手続きを考慮して、代数演算の各結果を次の
演算のデータとして用いてよい。なお、この点
で、結果の外乱が、その結果と組合わされた切捨
てビツトの発生後に行なわれなかつた場合にデー
タ・レジスタへのローデイングの後行なわれる。 複数個の演算装置において実行された手続きの
明確な結果Ｒ１，Ｒ２，…，Rnが得られる場合、
それらの結果のいずれか１つ、例えば結果Ｒ１に
おける正確な有効数字からなる数の計算に入る。 この計算を行なうために、制御装置PCはすで
に演算装置の１つ、例えば、Ｐ１、により下記の
演算を行なう。 ―平均値Ｒ＝R1＋R2＋…＋Rn／Ｎ の計算。ここにＮは結果の個数である。 ―分数δ2（δは標準偏差）の計算 ―公式
【式】あるいはその他
の、統計学的評価用の適切な公式によつて推定
される平均誤差の計算 ―b-c＝ε^／R1 となるように数Ｃの計算。ここに、ＣはＲ１内の
正確な有効数字からなる数、ｂは記数のベース
（10進計算ではｂ＝10、２進計算ではｂ＝２）で
ある。 数Ｃの計算後、結果Ｒは正確な有効数字からな
る数Ｃだけで浮動小数点表示してもよい。 一般には利用可能な３つの結果を得ることで十
分である。従つて、協働する部材を有する相異な
る演算装置の数Ｎは、３個に限定することが可能
である。 上記のように、結果の１つは下位から系統的に
丸められた値を計算することにより得ることが可
能であり、また別の結果は上位から丸められた値
を計算することが可能であるが、一方、もちろ
ん、ランダム外乱をともなう計算により少なくと
も第３の結果は計算される。 更に、Ｃの値の安定性を、これを２つの結果に
基いて計算しかつその計算値を、３つの結果を基
に計算した値と比較することにより試験すること
が可能である。それら２つの計算値間の偏差が不
安定性を示すときは、先行の演算とは独立のラン
ダム外乱の使用に引続いて、計算された値Ｃが一
定になるまで、少くとも一つの新しい結果が演算
される。 もちろん、特許請求の範囲を逸脱することなし
に、上記の実施例に各種の修飾または付加を適用
することが可能である。
される平均誤差の計算 ―b-c＝ε^／R1 となるように数Ｃの計算。ここに、ＣはＲ１内の
正確な有効数字からなる数、ｂは記数のベース
（10進計算ではｂ＝10、２進計算ではｂ＝２）で
ある。 数Ｃの計算後、結果Ｒは正確な有効数字からな
る数Ｃだけで浮動小数点表示してもよい。 一般には利用可能な３つの結果を得ることで十
分である。従つて、協働する部材を有する相異な
る演算装置の数Ｎは、３個に限定することが可能
である。 上記のように、結果の１つは下位から系統的に
丸められた値を計算することにより得ることが可
能であり、また別の結果は上位から丸められた値
を計算することが可能であるが、一方、もちろ
ん、ランダム外乱をともなう計算により少なくと
も第３の結果は計算される。 更に、Ｃの値の安定性を、これを２つの結果に
基いて計算しかつその計算値を、３つの結果を基
に計算した値と比較することにより試験すること
が可能である。それら２つの計算値間の偏差が不
安定性を示すときは、先行の演算とは独立のラン
ダム外乱の使用に引続いて、計算された値Ｃが一
定になるまで、少くとも一つの新しい結果が演算
される。 もちろん、特許請求の範囲を逸脱することなし
に、上記の実施例に各種の修飾または付加を適用
することが可能である。
第１図は本発明の一実施例としてのデジタル計
算装置の制御方法を行う装置の概略を示す図、第
２図は第１図に示す装置の演算部のより詳細な
図、第３図および第４図はそれぞれ、第１図の装
置における算術演算の展開に関するシーケンスを
示す図、である。 MO……記憶装置、Ｐ１，Ｐ２，…，Pn……演
算装置、RA１，RA２，…，RAn，RB１，RB
２，…，RBn……データ・レジスタ、RR１，
RR２，…，RRn……結果レジスタ、Ｍ１，Ｍ
２，…，Mn……専用記憶装置、Ｓ１，Ｓ２，
…，Sn……シーケンサ、TA１，TA２，…，
TAn，TB１，TB２，…，TBn……補足的２進
素子としてのフリツプフロツプ回路、PC……制
御装置、Ｃ１，Ｃ２，…，Cn……外乱回路、Ｈ
１……ランダム信号発生器、CS１……マルチプ
レクサ。
算装置の制御方法を行う装置の概略を示す図、第
２図は第１図に示す装置の演算部のより詳細な
図、第３図および第４図はそれぞれ、第１図の装
置における算術演算の展開に関するシーケンスを
示す図、である。 MO……記憶装置、Ｐ１，Ｐ２，…，Pn……演
算装置、RA１，RA２，…，RAn，RB１，RB
２，…，RBn……データ・レジスタ、RR１，
RR２，…，RRn……結果レジスタ、Ｍ１，Ｍ
２，…，Mn……専用記憶装置、Ｓ１，Ｓ２，
…，Sn……シーケンサ、TA１，TA２，…，
TAn，TB１，TB２，…，TBn……補足的２進
素子としてのフリツプフロツプ回路、PC……制
御装置、Ｃ１，Ｃ２，…，Cn……外乱回路、Ｈ
１……ランダム信号発生器、CS１……マルチプ
レクサ。
Claims (1)
- 【特許請求の範囲】 １ デジタル計算装置により実行される計算の最
終結果における正確な有効数字の数を検出しつつ
演算が行われるデジタル計算装置の制御方法であ
つて、 該演算はデジタルデータを表現するための浮動
小数点表現を用いてデジタル計算装置において実
行される基本的算術演算を包含し、該浮動小数点
表現は、デジタルデータの各小片について１つの
仮数と１つの指数を有し、 該制御方法は下記の諸段階、すなわち、 デジタルデータの各個についての、仮数、指
数、および切捨て情報の１つの項目を記憶させる
段階であつて、該切捨て情報の１つの項目が、演
算に用いられる表現においてデジタルデータの小
片について切捨てが行われたか否かに従つて
「眞」または「偽」の値を有する２値情報から成
り、 該演算を他の演算とは別個にデイスターブしつ
つ、該デジタル計算装置により演算の該最終結果
の複数の独立的な演算を行う段階であつて、切捨
て情報の１つの項目が、基本的算術演算の結果の
各個について、該複数の独立的な演算の各個が行
われる過程において検出されそして記憶され、 該デイスターブ動作が、値「０」または値
「１」をランダムに有するビツトを発生させ、連
携する切捨て情報の該項目が「眞」の値を有する
とき、算術的に演算されるべきデジタルデータの
各小片の仮数の最下位けたに該発生させられたラ
ンダムなビツトを加算することから成り、 複数の独立の演算を行う該段階において生成さ
れる演算の複数の独立の結果の、平均値と標準偏
差を該デジタル計算装置により演算する段階、お
よび、 該平均値および該標準偏差から計算の該結果の
１つにおける正確な有効数字の数を検出する段
階、を具備する、 ことを特徴とするデジタル計算装置により実行さ
れる計算の最終結果における正確な有効数字の数
を検出しつつ演算が行われるデジタル計算装置の
制御方法。 ２ 数にデイスターバンスを付与した外乱後、そ
の数と組合わされた切捨て情報項目を誤り状態に
戻すことを特徴とする、特許請求の範囲第１項に
記載の方法。 ３ 仮数部の最下位けたのビツトを桁送りするこ
とで数を正規化解除する場合、その数と組合わさ
れた切捨て情報項目を、桁送りされかつ失なわれ
たビツトの１つがゼロでなければ、真の状態に変
化させることを特徴とする、特許請求の範囲第１
項または第２項に記載の方法。 ４ ２つの数の加算の場合、結果と組合わされた
切捨て情報項目を、加え合わされたた数と組合わ
された切捨て情報項目の少なくとも一つが真であ
る場合、真の状態に変化させるあるいはその項目
にデイスターバンスを付与することを特徴とす
る、特許請求の範囲第１項または第３項に記載の
方法。 ５ 仮数部の最下位けたのビツトを抑制すること
によりフオーマツトの縮小を行なう場合、その数
と組合わされた切捨て情報項目を、抑制されたビ
ツトの１つがゼロでなければ、真の状態へ変化さ
せることを特徴とする、特許請求の範囲第１項〜
第４項のいずれかに記載の方法。 ６ 該演算を、多数の別々の同一演算装置におい
て並列に実行することを特徴とする、特許請求の
範囲第１項〜第５項のいずれかに記載の方法。 ７ 該演算を少なくとも３回実行することを特徴
とする、特許請求の範囲第１項〜第６項のいずれ
かに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR7902784 | 1979-02-02 | ||
| FR7902784A FR2448188A1 (fr) | 1979-02-02 | 1979-02-02 | Procede et ensemble de calcul, aleatoirement par exces ou par defaut, pour fournir des resultats de calcul avec le nombre de chiffres significatifs exacts |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63211428A JPS63211428A (ja) | 1988-09-02 |
| JPH0210448B2 true JPH0210448B2 (ja) | 1990-03-08 |
Family
ID=9221561
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP950380A Granted JPS55103641A (en) | 1979-02-02 | 1980-01-31 | Method and apparatus for randamized calculation from either upper or lower digits to provide numerics with accurate effecitve numerics |
| JP63029027A Granted JPS63211428A (ja) | 1979-02-02 | 1988-02-12 | 計算の結果における正確な有効数字の数を検出しつつ演算が行われるデジタル計算装置の制御方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP950380A Granted JPS55103641A (en) | 1979-02-02 | 1980-01-31 | Method and apparatus for randamized calculation from either upper or lower digits to provide numerics with accurate effecitve numerics |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4367536A (ja) |
| EP (1) | EP0018238B1 (ja) |
| JP (2) | JPS55103641A (ja) |
| AT (1) | ATE6099T1 (ja) |
| DE (1) | DE3066328D1 (ja) |
| FR (1) | FR2448188A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4727506A (en) * | 1985-03-25 | 1988-02-23 | Rca Corporation | Digital scaling circuitry with truncation offset compensation |
| US4831576A (en) * | 1986-05-06 | 1989-05-16 | Yamaha Corporation | Multiplier circuit |
| JPH02293928A (ja) * | 1989-05-08 | 1990-12-05 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| US5325316A (en) * | 1990-10-11 | 1994-06-28 | Fujitsu Limited | Compression processing method of real number data in processing system and apparatus therefor |
| US10540143B2 (en) | 2015-10-24 | 2020-01-21 | Alan A. Jorgensen | Apparatus for calculating and retaining a bound on error during floating point operations and methods thereof |
| US9817662B2 (en) | 2015-10-24 | 2017-11-14 | Alan A Jorgensen | Apparatus for calculating and retaining a bound on error during floating point operations and methods thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3569685A (en) * | 1968-07-11 | 1971-03-09 | Fairchild Camera Instr Co | Precision controlled arithmetic processing system |
| US3699326A (en) * | 1971-05-05 | 1972-10-17 | Honeywell Inf Systems | Rounding numbers expressed in 2{40 s complement notation |
| US4110831A (en) * | 1977-06-29 | 1978-08-29 | International Business Machines Corporation | Method and means for tracking digit significance in arithmetic operations executed on decimal computers |
-
1979
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