JPH0542013B2 - - Google Patents
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- JPH0542013B2 JPH0542013B2 JP63219605A JP21960588A JPH0542013B2 JP H0542013 B2 JPH0542013 B2 JP H0542013B2 JP 63219605 A JP63219605 A JP 63219605A JP 21960588 A JP21960588 A JP 21960588A JP H0542013 B2 JPH0542013 B2 JP H0542013B2
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- product
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- carry
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
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- Mathematical Analysis (AREA)
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- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は浮動小数点数のための乗算器及び算術
論理演算装置機能に関する。
論理演算装置機能に関する。
浮動小数点数システムは一般的には個別の乗算
器と算術論理演算装置（ALU）とを含む。乗算
器は２個の被乗算の指数を加算する指数部と前記
被乗算の二つの小数部を掛合せる乗算アレイを備
えた小数部とを有する。小数が乗ぜられた後、桁
上げ（キヤリー）伝播加算が行われ、この結果の
小数が正規化されて丸められる。正規化は、10進
小数点を桁送りして小数を1.XX…Ｘの形で入れ
る。そこで、組合わせられた指数にこの桁送り値
に対応する数を加えて最終の積が得られる。
器と算術論理演算装置（ALU）とを含む。乗算
器は２個の被乗算の指数を加算する指数部と前記
被乗算の二つの小数部を掛合せる乗算アレイを備
えた小数部とを有する。小数が乗ぜられた後、桁
上げ（キヤリー）伝播加算が行われ、この結果の
小数が正規化されて丸められる。正規化は、10進
小数点を桁送りして小数を1.XX…Ｘの形で入れ
る。そこで、組合わせられた指数にこの桁送り値
に対応する数を加えて最終の積が得られる。
算術論理演算装置は加算又は減算のため２個の
数を受入れ得るが、その中の一つの数は乗算処理
の結果であつてもよい。一回の乗算は典型的には
二つのクロツクサイクルを要し、一回の加算も典
型的には二つのクロツクサイクルを要する。従つ
て、乗・累算を行うためには、四つのクロツクサ
イクルが必要とされる。
数を受入れ得るが、その中の一つの数は乗算処理
の結果であつてもよい。一回の乗算は典型的には
二つのクロツクサイクルを要し、一回の加算も典
型的には二つのクロツクサイクルを要する。従つ
て、乗・累算を行うためには、四つのクロツクサ
イクルが必要とされる。
本発明は、浮動小数点数の乗算およびALU機
能を組合せて乗・累算を短時間に遂行し得るよう
にした方法と装置を提供するものである。乗算さ
れた小数は合計及びキヤリーの形で残され、この
形でALUに与えられるようになつており、乗算
器からはキヤリー伝播加算器が省略されている。
また乗算器では、小数の正規化とこれに対応した
変化を指数に加える過程も省略されている。
ALUは、指数間に十分な類似性がある場合には、
積小数の合計とキヤリーとを同時に組合わせるこ
とができる。十分な類似性がない場合には、積小
数の合計値とキヤリーとをまず組合わせ、これは
新しい小数と比較して小さい方の小数を右へシフ
トした後にこれらを組合わせる。
能を組合せて乗・累算を短時間に遂行し得るよう
にした方法と装置を提供するものである。乗算さ
れた小数は合計及びキヤリーの形で残され、この
形でALUに与えられるようになつており、乗算
器からはキヤリー伝播加算器が省略されている。
また乗算器では、小数の正規化とこれに対応した
変化を指数に加える過程も省略されている。
ALUは、指数間に十分な類似性がある場合には、
積小数の合計とキヤリーとを同時に組合わせるこ
とができる。十分な類似性がない場合には、積小
数の合計値とキヤリーとをまず組合わせ、これは
新しい小数と比較して小さい方の小数を右へシフ
トした後にこれらを組合わせる。
従つて、ALUは二つのデータ経路を用いる。
第一のデータ経路については、指数の差異が１、
０、−１及び−２である場合は、積小数の合計及
びキヤリーは全加算器とキヤリー伝播加算器
（CP加算器）中の追加の数の小数と同時に組合わ
される。次いで結果が優先エーコーダに与えら
れ、ここで先行ゼロの数を決定し、これに応じて
小数を左へシフトする一方、積指数を対応する数
値だけ変更して正しい指数値を出す。
第一のデータ経路については、指数の差異が１、
０、−１及び−２である場合は、積小数の合計及
びキヤリーは全加算器とキヤリー伝播加算器
（CP加算器）中の追加の数の小数と同時に組合わ
される。次いで結果が優先エーコーダに与えら
れ、ここで先行ゼロの数を決定し、これに応じて
小数を左へシフトする一方、積指数を対応する数
値だけ変更して正しい指数値を出す。
積の指数値と新しい数の指数値との差異が１、
０、−１及び−２以外である場合には、まず積小
数の合計とキヤリービツトとだけが組合わされ
る。積指数と新しい数とが比較され、小さい方の
指数に対応する小数がマルチプレクサを介して右
シフタに与えられ、小数の位置合わせが行われ
る。次いでCP加算器において、これら２個の小
数が組み合わされる。
０、−１及び−２以外である場合には、まず積小
数の合計とキヤリービツトとだけが組合わされ
る。積指数と新しい数とが比較され、小さい方の
指数に対応する小数がマルチプレクサを介して右
シフタに与えられ、小数の位置合わせが行われ
る。次いでCP加算器において、これら２個の小
数が組み合わされる。
従つて、本発明では、乗・累算機能を３サイク
ルで遂行する回路を設けている。つまり（Ａ×
Ｂ）＋Ｃのように乗算をし、その積にＣを加算す
る場合、従来では乗算に２クロツクサイクル、次
の加算に２クロツクサイクルの合計４クロツクサ
イクルを必要としたのに対し、本発明によればこ
の演算を合計３クロツクサイクルで行えるのであ
り、その分演算時間の短縮が図れるのである。こ
の構成により純加算または純積算機能が得られる
が、この機能では３クロツクサイクルが必要とさ
れる。しかし、これはプログラマが機能の異なる
作業ごとにクロツクサイクルを変える必要がなく
なる点において利点となるものである。
ルで遂行する回路を設けている。つまり（Ａ×
Ｂ）＋Ｃのように乗算をし、その積にＣを加算す
る場合、従来では乗算に２クロツクサイクル、次
の加算に２クロツクサイクルの合計４クロツクサ
イクルを必要としたのに対し、本発明によればこ
の演算を合計３クロツクサイクルで行えるのであ
り、その分演算時間の短縮が図れるのである。こ
の構成により純加算または純積算機能が得られる
が、この機能では３クロツクサイクルが必要とさ
れる。しかし、これはプログラマが機能の異なる
作業ごとにクロツクサイクルを変える必要がなく
なる点において利点となるものである。
本発明は、浮動小数点数の乗算及び算術論理演
算機能を組合わせて乗・累算処理を短時間に完了
することを可能とするための方法及び装置に関
し、乗算された小数は合計とキヤリーとの形で残
され、この形のまま演算論理装置に入力されるの
で、乗算器からはキヤリー伝播加算器が省略さ
れ、また小数の正規化及びこれに対応する乗算器
中での指数の変化も省略される。また本発明の算
術論理演算装置は、指数に十分な類似性がある場
合、積小数の合計とキヤリーの同時組合わせを行
い、類似性がない場合は、まず小数積の合計とキ
ヤリーとが組合わされて、これが新しい小数と比
較され、これらの小数の内の小さい方が右シフト
されてから組合わされる。
算機能を組合わせて乗・累算処理を短時間に完了
することを可能とするための方法及び装置に関
し、乗算された小数は合計とキヤリーとの形で残
され、この形のまま演算論理装置に入力されるの
で、乗算器からはキヤリー伝播加算器が省略さ
れ、また小数の正規化及びこれに対応する乗算器
中での指数の変化も省略される。また本発明の算
術論理演算装置は、指数に十分な類似性がある場
合、積小数の合計とキヤリーの同時組合わせを行
い、類似性がない場合は、まず小数積の合計とキ
ヤリーとが組合わされて、これが新しい小数と比
較され、これらの小数の内の小さい方が右シフト
されてから組合わされる。
本発明の性格と利点は、添付図面を参照して以
下の詳細な説明を読むことによつて更に十分な理
解が得られるであろう。
下の詳細な説明を読むことによつて更に十分な理
解が得られるであろう。
以下、本発明を浮動小数点数Ａ、Ｂ、Ｃについ
て、（Ａ×Ｂ）＋Ｃの演算を行う場合の例をとつて
その実施例を示す図面に基づいて詳述する。
て、（Ａ×Ｂ）＋Ｃの演算を行う場合の例をとつて
その実施例を示す図面に基づいて詳述する。
第１図は三つの入力ポート１２，１４及び１６
を有する浮動点装置を示す。この装置は更に３本
のバス１８，２０及び２２を有している。浮動点
乗算器２４は、マルチプレクサを介して浮動点
ALU２６に連結された出力部を有している。３
本のバスから乗算器２４とALU２６へ通じる複
数のデータ経路が設けられ、システムのフレキシ
ビリテイを高めている。
を有する浮動点装置を示す。この装置は更に３本
のバス１８，２０及び２２を有している。浮動点
乗算器２４は、マルチプレクサを介して浮動点
ALU２６に連結された出力部を有している。３
本のバスから乗算器２４とALU２６へ通じる複
数のデータ経路が設けられ、システムのフレキシ
ビリテイを高めている。
第２図は、第１図のものと同様なシステムに用
いることのできる従来技術の乗算器とALUの内
容を示すブロツク図である。乗算器は指数乗算器
２８と小数乗算器３０と符号ユニツト（図示せ
ず）を有する。指数乗算器２８は、Ａレジスタ３
２及びＢレジスタ３４にそれぞれ記憶されたＡ指
数及びＢ指数を受入れる。これら両レジスタの記
憶内容は全加算器３６とCP加算器３８とで加算
されて、積の組合せ指数が算出される。
いることのできる従来技術の乗算器とALUの内
容を示すブロツク図である。乗算器は指数乗算器
２８と小数乗算器３０と符号ユニツト（図示せ
ず）を有する。指数乗算器２８は、Ａレジスタ３
２及びＢレジスタ３４にそれぞれ記憶されたＡ指
数及びＢ指数を受入れる。これら両レジスタの記
憶内容は全加算器３６とCP加算器３８とで加算
されて、積の組合せ指数が算出される。
Ａ及びＢの小数は、レジスタ４０，４２にそれ
ぞれ与えられることにより回路３０で組合わされ
る。これらレジスタの記憶内容は乗算器アレイ４
４で乗算されて、乗算結果は合計及びキヤリーの
形でCP加算器４６に与えられる。CP加算器４６
の出力は合計の形で出力され、正規化／丸め回路
４８に入力される。回路４８は小数を適当な桁送
り、即ちシフトにより1.XX…Ｘの形にし、積の
指数にはこれに応じた変化がなされる。
ぞれ与えられることにより回路３０で組合わされ
る。これらレジスタの記憶内容は乗算器アレイ４
４で乗算されて、乗算結果は合計及びキヤリーの
形でCP加算器４６に与えられる。CP加算器４６
の出力は合計の形で出力され、正規化／丸め回路
４８に入力される。回路４８は小数を適当な桁送
り、即ちシフトにより1.XX…Ｘの形にし、積の
指数にはこれに応じた変化がなされる。
積の指数は次いでALU指数装置５０に入力さ
れ、積の小数はALU小数装置５２に入力される。
ALU指数装置５０内のCP加算器５４は積指数
（Ａ×Ｂ）とこれに加算すべき新しい数Ｃの指数
との間の差を算定する。この差の大きさはレジス
タ５６に入力され、符号はレジスタ５８に与えら
れる。レジスタ５８からの符号はいずれの数が小
さいかを決定するもので、装置５２のマルチプレ
クサ６０，６２への選択入力として用いられる。
小さい方の指数の小数は右シフタ６４を介して与
えられ、他方の小数との整合がなされる。必要な
桁送りの数はレジスタ５６からの合計数により決
定される。次いで、二つの小数はCP加算器６６
において組合わされる。CP加算器６６からの合
計は優先エンコーダ６８に入力される。優先エン
コーダ６８は先行ゼロの数を決定し、これを左シ
フタ７０に与えて小数は1.XX…Ｘの形になるま
でシフトされる。必要なシフトの数はマルチプレ
クサ７２を介してCP加算器７４に入力され、こ
こで前記のシフト数をレジスタ７６からの積指数
と組合わせて最終の指数値が出される。左シフタ
７０からの小数は丸め回路７５を介してALUの
出力部に与えられる。
れ、積の小数はALU小数装置５２に入力される。
ALU指数装置５０内のCP加算器５４は積指数
（Ａ×Ｂ）とこれに加算すべき新しい数Ｃの指数
との間の差を算定する。この差の大きさはレジス
タ５６に入力され、符号はレジスタ５８に与えら
れる。レジスタ５８からの符号はいずれの数が小
さいかを決定するもので、装置５２のマルチプレ
クサ６０，６２への選択入力として用いられる。
小さい方の指数の小数は右シフタ６４を介して与
えられ、他方の小数との整合がなされる。必要な
桁送りの数はレジスタ５６からの合計数により決
定される。次いで、二つの小数はCP加算器６６
において組合わされる。CP加算器６６からの合
計は優先エンコーダ６８に入力される。優先エン
コーダ６８は先行ゼロの数を決定し、これを左シ
フタ７０に与えて小数は1.XX…Ｘの形になるま
でシフトされる。必要なシフトの数はマルチプレ
クサ７２を介してCP加算器７４に入力され、こ
こで前記のシフト数をレジスタ７６からの積指数
と組合わせて最終の指数値が出される。左シフタ
７０からの小数は丸め回路７５を介してALUの
出力部に与えられる。
第１図の回路に組込み得る本発明の回路を第３
図に示す。指数乗算回路７７と小数乗算回路７９
とが設けられている。小数乗算器７９は二つの被
乗算入力を受入れる一対のレジスタ８０，８１を
備えており、これらの入力はアレイ８２で掛合わ
される。図から分かるように、小数乗算器７９は
第２図のCP加算器４６も正規化回路４８も有し
ていない。その代わり、小数の合計とキヤリーと
が小数ALU回路８４のマルチプレクサ８６，８
８に与えられるようになつている。これらマルチ
プレクサの他の入力は本発明には関係ないので、
図示されていない。
図に示す。指数乗算回路７７と小数乗算回路７９
とが設けられている。小数乗算器７９は二つの被
乗算入力を受入れる一対のレジスタ８０，８１を
備えており、これらの入力はアレイ８２で掛合わ
される。図から分かるように、小数乗算器７９は
第２図のCP加算器４６も正規化回路４８も有し
ていない。その代わり、小数の合計とキヤリーと
が小数ALU回路８４のマルチプレクサ８６，８
８に与えられるようになつている。これらマルチ
プレクサの他の入力は本発明には関係ないので、
図示されていない。
指数乗算器７７は第２図の指数乗算器２８と同
様である。一対のレジスタ９０，９２は二つの指
数を全加算器９４に与え、この全加算器９４の出
力はCP加算器９６に与えられる。
様である。一対のレジスタ９０，９２は二つの指
数を全加算器９４に与え、この全加算器９４の出
力はCP加算器９６に与えられる。
指数ALU回路９８はCP加算器１００において
積指数と追加の数Ｃの指数とを組合わせる。大容
量論理装置１０２は出力をレジスタ１０４へ与え
てマルチプレクサ１０６へ選択入力させる。マル
チプレクサ１０６は数Ｃの小数値又は０が全加算
器１０８に与えられたか否かを判断する。全加算
器１０８はまた積小数の合計及びキヤリーを受入
れる。大容量論理回路１０２は指数間に大きな差
があるか、または差が１、０、−１又は−２の差
であるかを判断し、この判断如何で数字の大量取
消しの結果となる。差が大きくない場合には、数
Ｃの小数部分は最初にシフトする必要なしに積小
数の合計とキヤリービツトとを組合わせることが
できる。従つて、マルチプレクサ１０６の小数Ｃ
入力は全加算器１０８に与えられ、ここで前記積
小数の合計及びキヤリーと組合わされる。全加算
器１０８は三つの入力を変換して二つの出力と
し、これらの出力はCP加算器１１０で加算され
て、１ビツト当たり１出力とされる。この結果は
レジスタ１１２に記憶され、優先エンコーダ１１
４と左シフタ１１６とに与えられる。優先エンコ
ーダ１１４と左送りシフタ１１６とは第２図の回
路５２と同じ機能を行うもので、先行ゼロの数を
決定し、これに応じた小数のシフトを行う。シフ
トの数はマルチプレクサ１１８を介してCP加算
器１２０に与えられ、ここでレジスタ１２２から
の積指数と組合わされる。小数ALU回路８４の
この左側データ経路は、従つて、指数Ｃと積指数
（Ａ×Ｂ）間の差が１、０、−１又は−２である場
合に用いられる。
積指数と追加の数Ｃの指数とを組合わせる。大容
量論理装置１０２は出力をレジスタ１０４へ与え
てマルチプレクサ１０６へ選択入力させる。マル
チプレクサ１０６は数Ｃの小数値又は０が全加算
器１０８に与えられたか否かを判断する。全加算
器１０８はまた積小数の合計及びキヤリーを受入
れる。大容量論理回路１０２は指数間に大きな差
があるか、または差が１、０、−１又は−２の差
であるかを判断し、この判断如何で数字の大量取
消しの結果となる。差が大きくない場合には、数
Ｃの小数部分は最初にシフトする必要なしに積小
数の合計とキヤリービツトとを組合わせることが
できる。従つて、マルチプレクサ１０６の小数Ｃ
入力は全加算器１０８に与えられ、ここで前記積
小数の合計及びキヤリーと組合わされる。全加算
器１０８は三つの入力を変換して二つの出力と
し、これらの出力はCP加算器１１０で加算され
て、１ビツト当たり１出力とされる。この結果は
レジスタ１１２に記憶され、優先エンコーダ１１
４と左シフタ１１６とに与えられる。優先エンコ
ーダ１１４と左送りシフタ１１６とは第２図の回
路５２と同じ機能を行うもので、先行ゼロの数を
決定し、これに応じた小数のシフトを行う。シフ
トの数はマルチプレクサ１１８を介してCP加算
器１２０に与えられ、ここでレジスタ１２２から
の積指数と組合わされる。小数ALU回路８４の
この左側データ経路は、従つて、指数Ｃと積指数
（Ａ×Ｂ）間の差が１、０、−１又は−２である場
合に用いられる。
前記以外の場合に、マルチプレクサ１２４及び
１２６から始まる右側データ経路が用いられる。
この場合には、マルチプレクサ１０６に０の入力
が与えられ、従つて全加算器１０８とCP加算器
１１０は単に積小数の桁上げ数と合計とを組合わ
せるだけとなる。レジスタ１１２から出力される
組合わせ値は、（Ａ×Ｂ）がＣ指数より大きい指
数を有する場合にマルチプレクサ１２４に与えら
れ、またＣ指数より小さい指数を有する場合には
マルチプレクサ１２６に与えられる。いずれの指
数が大きいか小さいかの判断はCP加算器１００
により行われ、その相対的大きさを示す符号がレ
ジスタ１２８に記憶され、このレジスタから同符
号が選択入力BSとしてマルチプレクサ１２４及
び１２６へ与えられる。Ｃの小数値はレジスタ１
３６′を介してマルチプレクサ１２４及び１２６
の他方、即ちレジスタ１１２からの積合計により
使用されなかつた方に入力される。小さい方の小
数は右シフタ１３０において合計レジスタ１３２
に記憶された数だけ右シフトされる。レジスタ１
３２はシフト数を指数ALU９８のCP加算器１０
０から入力している。これら二つの数値はCP加
算器１３４で組合わされて右側データ経路による
動作を完了する。
１２６から始まる右側データ経路が用いられる。
この場合には、マルチプレクサ１０６に０の入力
が与えられ、従つて全加算器１０８とCP加算器
１１０は単に積小数の桁上げ数と合計とを組合わ
せるだけとなる。レジスタ１１２から出力される
組合わせ値は、（Ａ×Ｂ）がＣ指数より大きい指
数を有する場合にマルチプレクサ１２４に与えら
れ、またＣ指数より小さい指数を有する場合には
マルチプレクサ１２６に与えられる。いずれの指
数が大きいか小さいかの判断はCP加算器１００
により行われ、その相対的大きさを示す符号がレ
ジスタ１２８に記憶され、このレジスタから同符
号が選択入力BSとしてマルチプレクサ１２４及
び１２６へ与えられる。Ｃの小数値はレジスタ１
３６′を介してマルチプレクサ１２４及び１２６
の他方、即ちレジスタ１１２からの積合計により
使用されなかつた方に入力される。小さい方の小
数は右シフタ１３０において合計レジスタ１３２
に記憶された数だけ右シフトされる。レジスタ１
３２はシフト数を指数ALU９８のCP加算器１０
０から入力している。これら二つの数値はCP加
算器１３４で組合わされて右側データ経路による
動作を完了する。
マルチプレクサ１３６は、右側データ経路また
は左側データ経路からの出力を丸め回路１３８に
与える。
は左側データ経路からの出力を丸め回路１３８に
与える。
次に指数ALU回路９８、小数ALU回路８４に
おける演算の具体例を説明する。
おける演算の具体例を説明する。
（第１例）
Ａ×Ｂ＝12.000C＝1.875とし、（Ａ×Ｂ）−Ｃを行
うものとすると、これらはIEEE（hex）IEEE
（binary）で次のように表わされる。
うものとすると、これらはIEEE（hex）IEEE
（binary）で次のように表わされる。
Ａ×Ｂ
Ｃ十進IEEE（hex
12.000 4140、0000 0100、0001、0100、
1.875 3ff0、0000 0011、1111、1111、IEEE（binary）
0000、0000、0000、0000、0000
0000、0000、0000、0000、0000
指数の差は
指数(A×B)＝0100、0001、０
−）指数Ｃ＝0011、1111、１
＝３
となり、Ｃの小数が右シフタ１３０で３ビツト右
シフトされる。従つて小数部の差の演算は 小数(A×B)＝＃１100、0000、0000、0000、0000、00
00 −）小数Ｃ＝＞１、1110、0000、0000、0000、0000 小数 ＝＃１010、0001、0000、0000、0000、
0000 （注、＃１、＃０はIEEE演算における隠れビツ
トである）となる。従つてその結果は 指数部0100、0001、０小数部010、0001、0000、
0000、0000、0000であるから4121、0000〔IEEE
（hex）〕＝10.125（十進） となる。
シフトされる。従つて小数部の差の演算は 小数(A×B)＝＃１100、0000、0000、0000、0000、00
00 −）小数Ｃ＝＞１、1110、0000、0000、0000、0000 小数 ＝＃１010、0001、0000、0000、0000、
0000 （注、＃１、＃０はIEEE演算における隠れビツ
トである）となる。従つてその結果は 指数部0100、0001、０小数部010、0001、0000、
0000、0000、0000であるから4121、0000〔IEEE
（hex）〕＝10.125（十進） となる。
（第２例）
（Ａ×Ｂ）＝2.000C＝1.825とし、（Ａ×Ｂ）−Ｃを
行うものとすると Ａ×Ｂ 十進IEEE（hex） 2.000 4000、0000 0100、0000、0000、IEEE（binary） 0000、0000、0000、0000、0000 である。指数の差は 指数(A×B)＝0100、0000、０ −）指数Ｃ＝0011、1111、１ ＝１ となる。
行うものとすると Ａ×Ｂ 十進IEEE（hex） 2.000 4000、0000 0100、0000、0000、IEEE（binary） 0000、0000、0000、0000、0000 である。指数の差は 指数(A×B)＝0100、0000、０ −）指数Ｃ＝0011、1111、１ ＝１ となる。
小数の減算は、小数Ｃをマルチプレクサ１０６
で１ビツトずらせて 小数(A×B)＝＃１000、0000、0000、0000、0000、00
00 −）小数Ｃ＝＞111、1000、000、0000、0000、0000 小数 ＝＃０000、1000、0000、0000、0000、
0000 優先カウンタ１１４は先行０の数を４と決定す
る。これにより左シフタ１１６は４ビツトシフト
し、指数は４減じられる。そうすると指数部は
0011、1110、０小数部は000、0000、0000、0000、
0000、0000となるから結果は 3e00、0000［IEEE（hex）］＝0.125（十進）とな
る。
で１ビツトずらせて 小数(A×B)＝＃１000、0000、0000、0000、0000、00
00 −）小数Ｃ＝＞111、1000、000、0000、0000、0000 小数 ＝＃０000、1000、0000、0000、0000、
0000 優先カウンタ１１４は先行０の数を４と決定す
る。これにより左シフタ１１６は４ビツトシフト
し、指数は４減じられる。そうすると指数部は
0011、1110、０小数部は000、0000、0000、0000、
0000、0000となるから結果は 3e00、0000［IEEE（hex）］＝0.125（十進）とな
る。
図から分かるように、本発明では全加算器１０
８とCP加算器１１０との付加コストを必要とす
るが、CP加算器と正規化／丸め回路とを乗算器
から省略し、中間結果を乗算器７９から小数
ALU回路８４へ与える。従つて、第２図の優先
エンコーダ６８と左シフタ７０をマルチプレクサ
６２，６６及び右シフタ６４と並列配置すること
が可能となる。なお、指数比較のため追加論理が
若干必要とされる。
８とCP加算器１１０との付加コストを必要とす
るが、CP加算器と正規化／丸め回路とを乗算器
から省略し、中間結果を乗算器７９から小数
ALU回路８４へ与える。従つて、第２図の優先
エンコーダ６８と左シフタ７０をマルチプレクサ
６２，６６及び右シフタ６４と並列配置すること
が可能となる。なお、指数比較のため追加論理が
若干必要とされる。
本発明によれば乗・累算を３サイクルタイムで
実行することが可能であり、従来のものよりも１
サイクルタイムの演算時間短縮が可能である。こ
れにつき説明する。
実行することが可能であり、従来のものよりも１
サイクルタイムの演算時間短縮が可能である。こ
れにつき説明する。
第２図の従来装置
サイクル１：Ａ、Ｂの各小数をレジスタ４０，４
２にロード サイクル２：乗算器アレイ４４でのＡ、Ｂの小数
の乗算 サイクル３：CP加算器４６及び正規化／丸め回
路４８において、乗算器アレイ４４出力の合計
及びキヤリーを組合わせて単一小数とする。
２にロード サイクル２：乗算器アレイ４４でのＡ、Ｂの小数
の乗算 サイクル３：CP加算器４６及び正規化／丸め回
路４８において、乗算器アレイ４４出力の合計
及びキヤリーを組合わせて単一小数とする。
サイクル４：正規化／丸め回路４８の出力及びＣ
の小数をマルチプレクサ６０，６２及び右シフ
タ６４を介してCP加算器６６で組合せ、エン
コーダ６８及び左シフタ７０を通過させる。
の小数をマルチプレクサ６０，６２及び右シフ
タ６４を介してCP加算器６６で組合せ、エン
コーダ６８及び左シフタ７０を通過させる。
第３図の本発明装置
サイクル１：Ａ、Ｂの各小数をレジスタ８０，８
１にロード サイクル２：乗算器アレイ８２でＡ、Ｂの小数を
乗算し、全加算器１０８及びCP加算器１１０
で Ｃと組合わせる（大容量論理装置１０２の信
号により指数が類似している場合）か、又は Ｏと組合わせる（大容量論理装置１０２の信
号により指数が類似していない場合） （従来技術において用いられてきた長時間を必
要とする正規化／丸め処理が除去されたので乗
算及び加算が同サイクル内で行われることに注
意） サイクル３： (1) レジスタ１１２の値を優先エンコーダ１１
４、左シフタ１１６を介して丸め回路１３８へ
与える。（両指数が類似しており、Ｃの小数が
既にＡ×Ｂの小数と組合わされている場合） (2) レジスタ１３６′からマルチプレクサ１２４，
１２６の一方及び右シフタ１３０を介して与え
られた小数のＣとレジスタ１１２の値とをCP
加算器１３４で組合わせ、丸め回路１３８へ与
える。
１にロード サイクル２：乗算器アレイ８２でＡ、Ｂの小数を
乗算し、全加算器１０８及びCP加算器１１０
で Ｃと組合わせる（大容量論理装置１０２の信
号により指数が類似している場合）か、又は Ｏと組合わせる（大容量論理装置１０２の信
号により指数が類似していない場合） （従来技術において用いられてきた長時間を必
要とする正規化／丸め処理が除去されたので乗
算及び加算が同サイクル内で行われることに注
意） サイクル３： (1) レジスタ１１２の値を優先エンコーダ１１
４、左シフタ１１６を介して丸め回路１３８へ
与える。（両指数が類似しており、Ｃの小数が
既にＡ×Ｂの小数と組合わされている場合） (2) レジスタ１３６′からマルチプレクサ１２４，
１２６の一方及び右シフタ１３０を介して与え
られた小数のＣとレジスタ１１２の値とをCP
加算器１３４で組合わせ、丸め回路１３８へ与
える。
（両指数が類似でなく、Ｃの小数がＡ×Ｂの小
数と組合わされていない場合） このように本発明による場合は３サイクルタイ
ムで乗・累算が可能であり、１サイクルタイムの
演算高速化が図れる。
数と組合わされていない場合） このように本発明による場合は３サイクルタイ
ムで乗・累算が可能であり、１サイクルタイムの
演算高速化が図れる。
本発明により、乗・累算機能に要するサイクル
数が減少する反面、単一の乗算または加算に要す
るサイクル数が増加する。しかし、この結果、第
２図の従来技術におけるような演算の種類によつ
て異なるサイクルタイムを用いる必要がなくな
り、演算の種類に拘わらず３クロツクサイクルを
用いることになるので、サイクルタイムの均一化
という利点が得られる。
数が減少する反面、単一の乗算または加算に要す
るサイクル数が増加する。しかし、この結果、第
２図の従来技術におけるような演算の種類によつ
て異なるサイクルタイムを用いる必要がなくな
り、演算の種類に拘わらず３クロツクサイクルを
用いることになるので、サイクルタイムの均一化
という利点が得られる。
当業者には十分理解できるように、本発明は、
その精神や基本的特徴から逸脱することなく、他
の種類の態様で具体化することが可能である。例
えば、マルチプレクサ１０６以外の回路を使用し
て小数Ｃを全加算器１０８へ供給することができ
る。従つて、本発明の好適実施例の開示は、以下
の請求の範囲に記載された本発明の範囲を例示し
たものであつて、なんら制限するものではない。
その精神や基本的特徴から逸脱することなく、他
の種類の態様で具体化することが可能である。例
えば、マルチプレクサ１０６以外の回路を使用し
て小数Ｃを全加算器１０８へ供給することができ
る。従つて、本発明の好適実施例の開示は、以下
の請求の範囲に記載された本発明の範囲を例示し
たものであつて、なんら制限するものではない。
第１図は本発明の構成を組込み得る３ポート型
チツプのブロツク図、第２図は従来の代表的な
乗・累算器のブロツク図、第３図は本発明に従つ
た乗算器／ALU組合わせ装置のブロツク図であ
る。 １２，１４，１６……入力ポート、２４……浮
動点乗算器、２６……浮動点ALU、２８……指
数乗算器、３０……小数乗算器、３２，３４……
レジスタ、３６……全加算器、３８……キヤリー
伝播（CP）加算器、４０，４２……レジスタ、
４４……乗算器アレイ、４６……キヤリー伝播加
算器、４８……正規化／丸め回路、５０……
ALU指数装置、５２……ALU小数装置、５４…
…キヤリー伝播加算器、５６，５８……レジス
タ、６０，６２……マルチプレクサ、６４……右
シフタ、６６……キヤリー伝播加算器、６８……
優先エンコーダ、７０……左シフタ、７２……マ
ルチプレクサ、７４……キヤリー伝播加算器、７
５……丸め回路、７６……レジスタ、７７……指
数乗算回路、７９……小数乗算回路、８０，８１
……レジスタ、８２……乗算器アレイ、８４……
小数ALU回路、８６，８８……マルチプレクサ、
９０，９２……レジスタ、９４……全加算器、９
６……キヤリー伝播加算器、９８……指数ALU
回路、１００……キヤリー伝播加算器、１０２…
…大容量論理装置、１０４……レジスタ、１０６
マルチプレクサ、１０８……全加算器、１１０…
…キヤリー伝播加算器、１１２……レジスタ、１
１４……優先エンコーダ、１１６……左シフタ、
１１８……マルチプレクサ、１２０……キヤリー
伝播加算器、１２２……レジスタ、１２４，１２
６……マルチプレクサ、１３０……右シフタ、１
３２……合計レジスタ、１３４……キヤリー伝播
加算器、１３６……レジスタ、１３８……丸め回
路。
チツプのブロツク図、第２図は従来の代表的な
乗・累算器のブロツク図、第３図は本発明に従つ
た乗算器／ALU組合わせ装置のブロツク図であ
る。 １２，１４，１６……入力ポート、２４……浮
動点乗算器、２６……浮動点ALU、２８……指
数乗算器、３０……小数乗算器、３２，３４……
レジスタ、３６……全加算器、３８……キヤリー
伝播（CP）加算器、４０，４２……レジスタ、
４４……乗算器アレイ、４６……キヤリー伝播加
算器、４８……正規化／丸め回路、５０……
ALU指数装置、５２……ALU小数装置、５４…
…キヤリー伝播加算器、５６，５８……レジス
タ、６０，６２……マルチプレクサ、６４……右
シフタ、６６……キヤリー伝播加算器、６８……
優先エンコーダ、７０……左シフタ、７２……マ
ルチプレクサ、７４……キヤリー伝播加算器、７
５……丸め回路、７６……レジスタ、７７……指
数乗算回路、７９……小数乗算回路、８０，８１
……レジスタ、８２……乗算器アレイ、８４……
小数ALU回路、８６，８８……マルチプレクサ、
９０，９２……レジスタ、９４……全加算器、９
６……キヤリー伝播加算器、９８……指数ALU
回路、１００……キヤリー伝播加算器、１０２…
…大容量論理装置、１０４……レジスタ、１０６
マルチプレクサ、１０８……全加算器、１１０…
…キヤリー伝播加算器、１１２……レジスタ、１
１４……優先エンコーダ、１１６……左シフタ、
１１８……マルチプレクサ、１２０……キヤリー
伝播加算器、１２２……レジスタ、１２４，１２
６……マルチプレクサ、１３０……右シフタ、１
３２……合計レジスタ、１３４……キヤリー伝播
加算器、１３６……レジスタ、１３８……丸め回
路。
Claims (1)
- 【特許請求の範囲】 １ (a) 第一の浮動小数点に第二の浮動小数点数
を乗じて合計及びキヤリーの形の未正規化積小
数と積指数とを与えるステツプと、 (b) 前記積指数と第三の浮動小数点数との間の差
を決定するステツプと、 (c) 前記の差が第一の値である場合、まず前記積
小数の合計及びキヤリービツトを組合わせて合
計の形の合計積小数を与え、この後前記合計積
小数を前記第三の数の小数と組合わせるステツ
プと、 (d) 前記の差が第二の数値である場合、前記積小
数の合計及びキヤリービツトを前記第三の数の
前記小数と同時に組合わせて組合わせ小数を算
出するステツプと を含むことを特徴とする浮動小数点数の乗算及び
加算又は減算を行う方法。 ２ 前記第二の数値は、１、０、−１又は−２の
内の一つであり、前記第一の数値がそれら以外で
ある請求項１に記載の方法。 ３ 前記ステツプ(c)は更に、 前記積指数と前記第三の数の指数との内の小さ
い方の指数を決定するステツプと、 前記の以後の組合せのステツプに先立ち、前記
積小数と前記第三の数の小数との内の前記の小さ
い方の指数を有する方を前記の差に対応する数だ
け右にシフトするステツプを含むと共に、前記の
以後の組合せのステツプにおいては前記積小数と
前記第三の数の小数とのキヤリー伝播加算を行う
こと を含む請求範囲１に記載の方法。 ４ 前記ステツプ(d)は更に、 前記組合わせ小数の優先コード化を行つて先行
ゼロの数を決定するステツプと、 前記組合わせ小数を前記先行ゼロの数に等しい
数だけ左シフトするステツプと を含む請求範囲１に記載の方法。 ５ 前記ステツプ(d)は更に、前記先行ゼロの数を
前記積指数に加算することを含む請求範囲４に記
載の方法。 ６ (a) 第一の浮動小数点数に第二の浮動小数点
数を乗じて合計及びキヤリーの形の未正規化積
小数と積指数とを与えるステツプと、 (b) 前記積指数と第三の浮動小数点数との間の差
を決定するステツプと、 (c) 前記の差が１、０、−１又は−２以外の場合、 (i) 前記積指数と前記第三の数の指数との内の
小さい方の指数を決定するステツプと、 (ii) 前記積小数と前記第三の数の小数との内の
前記小さい方の指数を有する方を前記の差に
対応する数だけ右シフトするステツプと、 (iii) 前記積小数と前記第三の数の小数とのキヤ
リー伝播加算を行うステツプと、 (d) 前記の差が１、０、−１又は−２である場合、 (i) 前記積小数の合計及びキヤリービツトを前
記第三の数の前記小数と同時に組合せて組合
わせ小数を与えるステツプと、 (ii) 前記組合わせ小数の優先コード化を行つて
先行ゼロの数を決定するステツプと、 (iii) 前記組合わせ小数を前記先行ゼロの数に等
しい数だけ左シフトするステツプと、 (iv) 前記先行ゼロの数を前記積指数に加算する
ステツプと を含むことを特徴とする浮動小数点数の乗算及び
加算又は減算を行う方法。 ７ 第一の浮動小数点数に第二の浮動小数点数を
乗じて合計及びキヤリーの形の未正規化積小数と
積指数とを与える手段と、 前記積指数と第三の浮動小数点数の指数との差
を決定する手段と、 前記の差が第一の数値である場合、まず前記積
小数の合計及びキヤリービツトを組合わせて合計
の形で合計積小数を算出し、この後前記合計小数
と前記第三の数の小数とを組合わせる手段と、 前記の差が第二の数値である場合、前記積小数
の合計及びキヤリービツトを前記第三の数の前記
小数と同時に組合わせて組合わせ小数を算出する
手段と を備えたことを特徴とする浮動小数点数の乗算及
び加算又は減算を行う装置。 ８ 前記第二の数値は、１、０、−１又は−２の
内の一つであり、前記第一の数値がそれら以外の
数である請求項７に記載の装置。 ９ 前記のまず組合わせを行う手段は更に、 前記積指数と前記第三の数の指数との内の小さ
い方の指数を決定する手段と、 前記積小数と前記第三の数の小数との内の前記
の小さい方の指数を有する方を前記の差に対応す
る数だけ右シフトする手段と、 前記積小数と前記第三の数の小数とのキヤリー
伝播加算を行う手段と を含む請求項７に記載の装置。 １０ 合計及び桁上げ数の形の第一の浮動小数点
数と合計の形の第二の浮動小数点数との加算を行
う算術論理演算装置において、 前記第一の浮動小数点数の合計及びキヤリービ
ツトと前記第二の浮動小数点数のビツトの各入力
に連結された全加算器と、 前記全加算器の一つの出力に連結された第一の
キヤリー伝播加算器と、 該キヤリー伝播加算器の一つの出力に連結され
た第一及び第二のデータ経路と、 前記第二のデータ経路に連結された第一の入力
と前記第二の数の前記入力に連結された第二の入
力とを有する第二のキヤリー伝播加算器と を備えたことを特徴とする算術論理演算装置。 １１ 前記第一のキヤリー伝播加算器と前記第二
のキヤリー伝播加算器との間に連結された第一及
び第二のマルチプレクサと、 前記第二のマルチプレクサと前記第二のキヤリ
ー伝播加算器との間に連結された右シフタ回路と を更に備えた請求項１０に記載の算術論理演算装
置。 １２ 前記第一のデータ経路は、前記第一のキヤ
リー伝播加算器に連結された一つの入力を有する
優先エンコーダと、該優先エンコーダの一つの出
力に連結された一つの入力を有する左シフタ回路
とを備えた請求項１０に記載の算術論理演算装
置。 １３ 積指数と前記第二の数の指数とを受入れる
べく連結された入力を有する第三のキヤリー伝播
加算器と、 前記第三のキヤリー伝播加算器の出力に連結さ
れ、前記指数間の差が１、０、−１又は−２であ
る場合に、第一の値を有する出力を与える大容量
論理装置と、 前記全加算器に連結された出力と、前記第二の
数の小数と０とをそれぞれ受入れるべく連結され
た第一及び第二の入力とをそれぞれ有し、また前
記大容量論理装置の前記第一の数値が第二の数の
入力を選択し、前記大容量論理装置の第二の数値
が前記０の入力を選択するように前記大容量論理
装置に連結された選択入力部と を更に備えた請求項１０に記載の算術論理演算装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/092,023 US4866652A (en) | 1987-09-01 | 1987-09-01 | Floating point unit using combined multiply and ALU functions |
| US92,023 | 1987-09-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01112332A JPH01112332A (ja) | 1989-05-01 |
| JPH0542013B2 true JPH0542013B2 (ja) | 1993-06-25 |
Family
ID=22230920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63219605A Granted JPH01112332A (ja) | 1987-09-01 | 1988-08-31 | 乗算及び算術論理演算機能を組合わせて使用する浮動小数点ユニット |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4866652A (ja) |
| JP (1) | JPH01112332A (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2695178B2 (ja) * | 1988-03-11 | 1997-12-24 | 富士通株式会社 | 演算回路 |
| US4969118A (en) * | 1989-01-13 | 1990-11-06 | International Business Machines Corporation | Floating point unit for calculating A=XY+Z having simultaneous multiply and add |
| DE59102762D1 (de) * | 1990-07-04 | 1994-10-06 | Siemens Ag | Anordnung zur emulation neuronaler netze und verfahren zu ihrem betrieb. |
| JPH04127364A (ja) * | 1990-09-19 | 1992-04-28 | Nec Corp | 積和算器 |
| JPH04165530A (ja) * | 1990-10-30 | 1992-06-11 | Nec Corp | 浮動小数点乗算装置 |
| US5245564A (en) * | 1991-05-10 | 1993-09-14 | Weitek Corporation | Apparatus for multiplying operands |
| US6441842B1 (en) * | 1992-02-19 | 2002-08-27 | 8×8, Inc. | Video compression/decompression processing and processors |
| US5375078A (en) * | 1992-12-15 | 1994-12-20 | International Business Machines Corporation | Arithmetic unit for performing XY+B operation |
| KR0152169B1 (ko) * | 1994-06-07 | 1998-10-15 | 모리시다 요이치 | 프라이어리티, 인코더 |
| US5687340A (en) * | 1995-05-16 | 1997-11-11 | Hewlett-Packard Company | Reduced area floating point processor control logic utilizing a decoder between a control unit and the FPU |
| US5844830A (en) * | 1996-08-07 | 1998-12-01 | Sun Microsystems, Inc. | Executing computer instrucrions by circuits having different latencies |
| US7242414B1 (en) * | 1999-07-30 | 2007-07-10 | Mips Technologies, Inc. | Processor having a compare extension of an instruction set architecture |
| US6732259B1 (en) | 1999-07-30 | 2004-05-04 | Mips Technologies, Inc. | Processor having a conditional branch extension of an instruction set architecture |
| US6912559B1 (en) | 1999-07-30 | 2005-06-28 | Mips Technologies, Inc. | System and method for improving the accuracy of reciprocal square root operations performed by a floating-point unit |
| US7346643B1 (en) | 1999-07-30 | 2008-03-18 | Mips Technologies, Inc. | Processor with improved accuracy for multiply-add operations |
| US6697832B1 (en) * | 1999-07-30 | 2004-02-24 | Mips Technologies, Inc. | Floating-point processor with improved intermediate result handling |
| US6631392B1 (en) | 1999-07-30 | 2003-10-07 | Mips Technologies, Inc. | Method and apparatus for predicting floating-point exceptions |
| US6714197B1 (en) | 1999-07-30 | 2004-03-30 | Mips Technologies, Inc. | Processor having an arithmetic extension of an instruction set architecture |
| US6745318B1 (en) * | 1999-08-18 | 2004-06-01 | Sanjay Mansingh | Method and apparatus of configurable processing |
| US6571266B1 (en) * | 2000-02-21 | 2003-05-27 | Hewlett-Packard Development Company, L.P. | Method for acquiring FMAC rounding parameters |
| US6996596B1 (en) | 2000-05-23 | 2006-02-07 | Mips Technologies, Inc. | Floating-point processor with operating mode having improved accuracy and high performance |
| WO2003064534A1 (fr) | 2002-01-25 | 2003-08-07 | Sanyo Chemical Industries, Ltd. | Dispersion aqueuse de resine synthetique |
| US7543013B2 (en) * | 2006-08-18 | 2009-06-02 | Qualcomm Incorporated | Multi-stage floating-point accumulator |
| US8161090B2 (en) * | 2008-12-05 | 2012-04-17 | Crossfield Technology LLC | Floating-point fused add-subtract unit |
| US9329936B2 (en) | 2012-12-31 | 2016-05-03 | Intel Corporation | Redundant execution for reliability in a super FMA ALU |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61141034A (ja) * | 1984-12-14 | 1986-06-28 | Hitachi Ltd | 演算結果限界割出し装置 |
-
1987
- 1987-09-01 US US07/092,023 patent/US4866652A/en not_active Expired - Lifetime
-
1988
- 1988-08-31 JP JP63219605A patent/JPH01112332A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01112332A (ja) | 1989-05-01 |
| US4866652A (en) | 1989-09-12 |
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| JPH0542013B2 (ja) | ||
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