JPH02293928A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH02293928A JPH02293928A JP1115730A JP11573089A JPH02293928A JP H02293928 A JPH02293928 A JP H02293928A JP 1115730 A JP1115730 A JP 1115730A JP 11573089 A JP11573089 A JP 11573089A JP H02293928 A JPH02293928 A JP H02293928A
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- circuit
- data
- word length
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000000873 masking effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002789 length control Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロフンビュータに関する。
従来のマイクロコンピュータは、演算回路が固有のビッ
ト長でしか演算できないため、演算回路の有効桁の演算
回路に入力する演算データの有効桁または演算回路の出
力結果の有効桁が違う場合、フログラムで演算入力デー
タ及び演算結果をマスクまたはシフトして演算有効桁を
合わせていた。
ト長でしか演算できないため、演算回路の有効桁の演算
回路に入力する演算データの有効桁または演算回路の出
力結果の有効桁が違う場合、フログラムで演算入力デー
タ及び演算結果をマスクまたはシフトして演算有効桁を
合わせていた。
第３図は従来の一例を示すブロック図である。
算術・論理演算を行うとき、演算データレジスタＡ２０
３及び演算データレジスタＢ２０４に設定されたデータ
及びフラグレジスタ１０５の値により、算術・論理演算
回路２００で演算が行われ、演算結果出力ライン１１４
を介し内部データバス１０７に出力される。
３及び演算データレジスタＢ２０４に設定されたデータ
及びフラグレジスタ１０５の値により、算術・論理演算
回路２００で演算が行われ、演算結果出力ライン１１４
を介し内部データバス１０７に出力される。
例えば、算術・論理演算回路２００が８ビット演算回路
であれば、演算データレジスタＡ２０３．演算データレ
ジスタ２０４の有効桁８ビットデータに対し、演算結果
出力ライン１１４には有効桁８ビットデータが出力され
る。演算入力データが有効桁８ビットで、最終的に得た
い結果の有効桁が８ビットでないならば、一度演算した
結果をもう一度、算術・論理演算回路２００で演算を行
いマスクまたはシフトして演算有効桁を合わせる。
であれば、演算データレジスタＡ２０３．演算データレ
ジスタ２０４の有効桁８ビットデータに対し、演算結果
出力ライン１１４には有効桁８ビットデータが出力され
る。演算入力データが有効桁８ビットで、最終的に得た
い結果の有効桁が８ビットでないならば、一度演算した
結果をもう一度、算術・論理演算回路２００で演算を行
いマスクまたはシフトして演算有効桁を合わせる。
従来のマイクロコンピュータは、演算回路の有効桁と、
演算回路に入力する演算データの有効桁または求める演
算回路の出力結果の有効桁が違う場合、演算入力データ
及び演算結果をマスクまたはシフトして演算有効桁を合
わせるプログラムが必要であるので、ソフトウェアの負
担が大きく、メモリ空間も大きくなりシステム全体の処
理速度が遅くなる欠点がある。
演算回路に入力する演算データの有効桁または求める演
算回路の出力結果の有効桁が違う場合、演算入力データ
及び演算結果をマスクまたはシフトして演算有効桁を合
わせるプログラムが必要であるので、ソフトウェアの負
担が大きく、メモリ空間も大きくなりシステム全体の処
理速度が遅くなる欠点がある。
本発明のマイクロコンピュータは、演算回路の有効桁を
設定する演算語長設定回路と、前記設定回路からの制御
信号により演算回路に入力する演算データを生成するデ
ータ補正回路と、前記設定回路からの制御信号と前記デ
ータ補正回路からのデータにより演算を行う演算語長可
変の算術・論理演算回路と、前記演算回路の出力結果の
有効桁を制御するビット精度設定回路と、前記設定回路
からの制御信号により有効桁の補正を行うビット精度補
正回路とを含んで構成される。
設定する演算語長設定回路と、前記設定回路からの制御
信号により演算回路に入力する演算データを生成するデ
ータ補正回路と、前記設定回路からの制御信号と前記デ
ータ補正回路からのデータにより演算を行う演算語長可
変の算術・論理演算回路と、前記演算回路の出力結果の
有効桁を制御するビット精度設定回路と、前記設定回路
からの制御信号により有効桁の補正を行うビット精度補
正回路とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例のマイクロコンピュータを
示すブロック図である。
示すブロック図である。
第１図には、第３図の従来例と比較して、演算語長設定
回路１０１とビット精度補正回路１０６が追加され、算
術・論理演算回路２００，演算データレジスタＡ２０３
と演算データレジスタＢ２０４に代わり、演算語長可変
の算術・論理演算回路１００，データ補正回路Ａ１０３
及びデータ補正回路Ｂ１０４に変更されている。
回路１０１とビット精度補正回路１０６が追加され、算
術・論理演算回路２００，演算データレジスタＡ２０３
と演算データレジスタＢ２０４に代わり、演算語長可変
の算術・論理演算回路１００，データ補正回路Ａ１０３
及びデータ補正回路Ｂ１０４に変更されている。
演算命令が実行されると、演算回路の有効桁を設定する
演算語長設定回路１０１の演算語長データに従い、演算
語長設定制御信号１１８が演算語長可変の算術・論理演
算回路１００，データ補正回路Ａ１０３，データ補正回
路Ｂ１０４にそれぞれ入力される。演算語長設定制御信
号１１８によりデータ補正回路Ａｌ ０ ３，データ補
正回路Ｂ１０４で演算入力データが補正され、演算語長
可変の算術・論理演算回路１００に入力される。演算語
長可変の算術・論理演算回路１００では、入力された演
算データのフラグレジスタ１０５の状態及び演算語長設
定制御信号１１８による演算語長に従い演算が行われ、
演算結果によりフラグレジスタ１０５が変化し、設定語
長の演算結果がビット精度補正回路１０６に入力される
。ビット精度補正回路１０６に入力された演算結果は、
ビット精度設定回路１０２からのビット精度補正制御信
号１１９により有効桁へのマスクまたはシフトが行われ
、演算結果出力ライン１１４を介して内部データバス１
０７に出力される。
演算語長設定回路１０１の演算語長データに従い、演算
語長設定制御信号１１８が演算語長可変の算術・論理演
算回路１００，データ補正回路Ａ１０３，データ補正回
路Ｂ１０４にそれぞれ入力される。演算語長設定制御信
号１１８によりデータ補正回路Ａｌ ０ ３，データ補
正回路Ｂ１０４で演算入力データが補正され、演算語長
可変の算術・論理演算回路１００に入力される。演算語
長可変の算術・論理演算回路１００では、入力された演
算データのフラグレジスタ１０５の状態及び演算語長設
定制御信号１１８による演算語長に従い演算が行われ、
演算結果によりフラグレジスタ１０５が変化し、設定語
長の演算結果がビット精度補正回路１０６に入力される
。ビット精度補正回路１０６に入力された演算結果は、
ビット精度設定回路１０２からのビット精度補正制御信
号１１９により有効桁へのマスクまたはシフトが行われ
、演算結果出力ライン１１４を介して内部データバス１
０７に出力される。
前述の演算語長可変の算術・論理演算回路１００の動作
の一例を最大演算語長を８ビットにした加算器の場合に
ついて、第２図のブロック図により説明する。
の一例を最大演算語長を８ビットにした加算器の場合に
ついて、第２図のブロック図により説明する。
８ビットの加算器３００は、フラグ入出力ライン１１３
からのキャリ入力２演算データ入力ラインＡ１１５及び
演算データ入力ラインＢ１１６により入力された演算デ
ータに従い、８ビットの演算結果３０５とキャリ出力３
０４を出力する。ここで、サイン選択回路３０２は、演
算語長設定制御信号１１８に従い、８ビットの演算結果
３０５から演算語長のＭＳＢを選択しサイン・フラグを
セットする。
からのキャリ入力２演算データ入力ラインＡ１１５及び
演算データ入力ラインＢ１１６により入力された演算デ
ータに従い、８ビットの演算結果３０５とキャリ出力３
０４を出力する。ここで、サイン選択回路３０２は、演
算語長設定制御信号１１８に従い、８ビットの演算結果
３０５から演算語長のＭＳＢを選択しサイン・フラグを
セットする。
また、キャリ選択回路３０３は、演算語長設定制御信号
１１８に従い、８ビット演算結果３０５とキャリ出力３
０４から演算語長のキャリを選択しキャリ・フラグをセ
ットする。さらに演算結果制御回路３０１は、演算語長
設定制御信号１１８に従い、８ビット演算結果３０５の
演算語長以外のビットを“０″にマスクした結果を、演
算結果出力ライン１１７より演算語長可変の算術・論理
演算回路１０Ｑの出力結果として出力する。
１１８に従い、８ビット演算結果３０５とキャリ出力３
０４から演算語長のキャリを選択しキャリ・フラグをセ
ットする。さらに演算結果制御回路３０１は、演算語長
設定制御信号１１８に従い、８ビット演算結果３０５の
演算語長以外のビットを“０″にマスクした結果を、演
算結果出力ライン１１７より演算語長可変の算術・論理
演算回路１０Ｑの出力結果として出力する。
以上、このような演算語長可変の算術・論理演算回路１
００があるとソフトウェアの負担の低減を計ることがで
きる。
００があるとソフトウェアの負担の低減を計ることがで
きる。
本発明によるマイクロコンピュータは、演算回路の有効
桁と、演算回路に入力する演算データの有効桁または求
める演算回路の出力結果の有効桁が違う場合、演算入力
データ及び演算結果をマスクまたはシフトして演算の有
効桁を合わせるプログラムが必要なくなり、ソフトウェ
アの負担及びメモリ空間の低減，システム全体の処理が
高速に行えるという効果がある。
桁と、演算回路に入力する演算データの有効桁または求
める演算回路の出力結果の有効桁が違う場合、演算入力
データ及び演算結果をマスクまたはシフトして演算の有
効桁を合わせるプログラムが必要なくなり、ソフトウェ
アの負担及びメモリ空間の低減，システム全体の処理が
高速に行えるという効果がある。
第１図は、本発明によるマイクロコンピューダの一実施
例を示すブロック図、第２図は第１図に示す算術・演算
回路の動作を説明するためのブロック図、第３図は従来
のマイクロコンピュータのブロック図である。 １００・・・・・・演算語長の可変算術・論理演算回路
、１０１・・・・・・演算語長設定回路、１０２・・・
・・・ビット精度設定回路、１０３・・・・・・データ
補正回路Ａ１１０４・・・・・・データ補正回路Ｂ，１
０５・・・・・・フラグレジスタ，１０６・・・・・・
ビット精度補正回路、１０７・・・・・内部データバス
、１０８・・・・・・ビット精度設定データ入出力ライ
ン、１０９・・・・・・算術語長設定データ入出力ライ
ン、１１０・・・・・・演算データ入出カラインＡ、１
１１・・・・・・演算データ入出力ラインＢ、１１２・
・・・・・フラグレジスタ入出力ライン、１１３・・・
・・・フラグ入出力ライン、１１４・・・・・・演算結
果出力ライン、１１５・・・・・・演算データ人カライ
ンＡ，１１６・・・・・・演算データ人カラインＢ、１
１７・・・・・・演算結果出力ライン、１１８・・・・
・・演算語長制御信号、１１９・・・・・・ビット精度
精度制御信号、２００・・・・・・算術・論理演算回路
、２０３・・・・・・演算データレジスタＡ，２０４・
・・・・・演算データレジスタＢ、３００・・・・・・
８ビットの算術・論理演算回路、３０１・・・・・・演
算結果制御回路、３０２・・・・・・サイン選択回路、
３０３・・・・・・キャリ選択回路、３０４・・・・・
・キャリ出力、３０５・・・・・・８ビット演算結果。 代理人 弁理士 内 原 晋 躬 ２７ ノ
例を示すブロック図、第２図は第１図に示す算術・演算
回路の動作を説明するためのブロック図、第３図は従来
のマイクロコンピュータのブロック図である。 １００・・・・・・演算語長の可変算術・論理演算回路
、１０１・・・・・・演算語長設定回路、１０２・・・
・・・ビット精度設定回路、１０３・・・・・・データ
補正回路Ａ１１０４・・・・・・データ補正回路Ｂ，１
０５・・・・・・フラグレジスタ，１０６・・・・・・
ビット精度補正回路、１０７・・・・・内部データバス
、１０８・・・・・・ビット精度設定データ入出力ライ
ン、１０９・・・・・・算術語長設定データ入出力ライ
ン、１１０・・・・・・演算データ入出カラインＡ、１
１１・・・・・・演算データ入出力ラインＢ、１１２・
・・・・・フラグレジスタ入出力ライン、１１３・・・
・・・フラグ入出力ライン、１１４・・・・・・演算結
果出力ライン、１１５・・・・・・演算データ人カライ
ンＡ，１１６・・・・・・演算データ人カラインＢ、１
１７・・・・・・演算結果出力ライン、１１８・・・・
・・演算語長制御信号、１１９・・・・・・ビット精度
精度制御信号、２００・・・・・・算術・論理演算回路
、２０３・・・・・・演算データレジスタＡ，２０４・
・・・・・演算データレジスタＢ、３００・・・・・・
８ビットの算術・論理演算回路、３０１・・・・・・演
算結果制御回路、３０２・・・・・・サイン選択回路、
３０３・・・・・・キャリ選択回路、３０４・・・・・
・キャリ出力、３０５・・・・・・８ビット演算結果。 代理人 弁理士 内 原 晋 躬 ２７ ノ
Claims (1)
- 演算回路の有効桁を設定する演算語長設定回路と、前記
演算語長設定回路からの制御信号により前記演算回路に
入力する演算データを生成するデータ補正回路と、前記
演算長設定回路からの制御信号と前記データ補正回路か
らのデータにより演算を行う演算語長可変の算術・論理
演算回路と、前記演算回路の出力結果の有効桁を制御す
るビット精度設定回路と、前記演算語長設定回路からの
制御信号により有効桁の補正を行うビット精度補正回路
とを含むことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1115730A JPH02293928A (ja) | 1989-05-08 | 1989-05-08 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1115730A JPH02293928A (ja) | 1989-05-08 | 1989-05-08 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02293928A true JPH02293928A (ja) | 1990-12-05 |
Family
ID=14669681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1115730A Pending JPH02293928A (ja) | 1989-05-08 | 1989-05-08 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02293928A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5615140A (en) * | 1994-02-14 | 1997-03-25 | Matsushita Electric Industrial Co., Ltd. | Fixed-point arithmetic unit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6275838A (ja) * | 1985-09-30 | 1987-04-07 | Matsushita Electric Ind Co Ltd | 可変精度数値デ−タ演算装置 |
| JPS63211428A (ja) * | 1979-02-02 | 1988-09-02 | アジャンス ナショナル ドゥ バロリザシオン ドゥ ラ ルシェルシュ（ア．エーヌ．ベ．ア．エール．） | 計算の結果における正確な有効数字の数を検出しつつ演算が行われるデジタル計算装置の制御方法 |
| JPH0154149B2 (ja) * | 1986-11-27 | 1989-11-16 | Nippon Mining Co |
-
1989
- 1989-05-08 JP JP1115730A patent/JPH02293928A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63211428A (ja) * | 1979-02-02 | 1988-09-02 | アジャンス ナショナル ドゥ バロリザシオン ドゥ ラ ルシェルシュ（ア．エーヌ．ベ．ア．エール．） | 計算の結果における正確な有効数字の数を検出しつつ演算が行われるデジタル計算装置の制御方法 |
| JPS6275838A (ja) * | 1985-09-30 | 1987-04-07 | Matsushita Electric Ind Co Ltd | 可変精度数値デ−タ演算装置 |
| JPH0154149B2 (ja) * | 1986-11-27 | 1989-11-16 | Nippon Mining Co |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5615140A (en) * | 1994-02-14 | 1997-03-25 | Matsushita Electric Industrial Co., Ltd. | Fixed-point arithmetic unit |
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