JPH02105115A - 周辺回路内蔵薄膜トランジスタのパターンレイアウト - Google Patents
周辺回路内蔵薄膜トランジスタのパターンレイアウトInfo
- Publication number
- JPH02105115A JPH02105115A JP25719088A JP25719088A JPH02105115A JP H02105115 A JPH02105115 A JP H02105115A JP 25719088 A JP25719088 A JP 25719088A JP 25719088 A JP25719088 A JP 25719088A JP H02105115 A JPH02105115 A JP H02105115A
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- JP
- Japan
- Prior art keywords
- thin film
- switching
- substrate
- signal
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、透過型液晶表示用の薄膜トランジスタ（ＴＰ
Ｔ）に係り、特に、駆動回路を内蔵したＴＰＴの動作の
均一性向上に好適なパターンレイアウトに関する。
Ｔ）に係り、特に、駆動回路を内蔵したＴＰＴの動作の
均一性向上に好適なパターンレイアウトに関する。
近年、ガラスなどの透明な絶縁基板上に、比較的低温で
形成した半導体薄膜を用いて薄膜トランジスタ（以下Ｔ
ＰＴと略称する）を形成し、これを液晶駆動用スイッチ
ング素子としたいわゆるアクティブマトリックス方式の
液晶デイスプレィ用ＴＰＴの開発が活発に行なわれてい
る。単結晶はどではないが電界効果移動度が比較的高く
、安定した薄膜半導体として多結晶シリンコを用いたＴ
ＰＴは、高画質、高精細及び大画面化を実現しやすい半
導体薄膜として非常に有望視されている。
形成した半導体薄膜を用いて薄膜トランジスタ（以下Ｔ
ＰＴと略称する）を形成し、これを液晶駆動用スイッチ
ング素子としたいわゆるアクティブマトリックス方式の
液晶デイスプレィ用ＴＰＴの開発が活発に行なわれてい
る。単結晶はどではないが電界効果移動度が比較的高く
、安定した薄膜半導体として多結晶シリンコを用いたＴ
ＰＴは、高画質、高精細及び大画面化を実現しやすい半
導体薄膜として非常に有望視されている。
特に、電界効果移動度が非晶質のシリコン薄膜より２桁
以上も大きいため、同一基板内に駆動回路の内蔵が可能
で、この構成でのＴＰＴアクティブマトリックス基板の
開発がより盛んに行われている。一般に、画素表示のた
めの内蔵ｒＦＡｌｊＪ回路としては走査側スイッチング
回路と、信号側スイッチング回路に大別される。これら
の回路はＬＣＤ用ＴＰＴの設計ルールに基づいて定めら
れ、それぞれ帯状のブロックとして画素領域以外のＴＰ
Ｔ基板周辺に配置される。−六条結晶シリコンを用いた
ｎ−ＭＯ８ＴＰＴではスイッチングスピードの点で走査
側では引き出し端子の数が少なく（５本／ ｍｍ ）Ｆ
ＰＣリード接続には問題ないが、信号側においては、ス
イッチングスピードを走査側より早くしなければならな
いという要求から引き出し端子数（２０本／ｌＩ１ｍ）
が増えＦＰＣリード接続が不可能となっている。このた
め、信号側スイッチングＴＰＴ領域を基板周辺に対向し
て２分割としている。となり合ったスイッチングＴＰＴ
は交互に対向した信号側スイッチングＴＦＴ郡に配分さ
れている。またさらに、ＴＰＴ基板の大きさと、基とな
る透明な絶縁基板の大きさにより、一対のＴＰＴパター
ンを面積効率よく複数個収納した、すなわち、ホトマス
ク上に複数個の液晶表示用薄膜トランジスタ装置のパタ
ーンを設け、これらをプロセスにしたがい順次重ねＴＰ
Ｔ基板を製作するのが通常である。
以上も大きいため、同一基板内に駆動回路の内蔵が可能
で、この構成でのＴＰＴアクティブマトリックス基板の
開発がより盛んに行われている。一般に、画素表示のた
めの内蔵ｒＦＡｌｊＪ回路としては走査側スイッチング
回路と、信号側スイッチング回路に大別される。これら
の回路はＬＣＤ用ＴＰＴの設計ルールに基づいて定めら
れ、それぞれ帯状のブロックとして画素領域以外のＴＰ
Ｔ基板周辺に配置される。−六条結晶シリコンを用いた
ｎ−ＭＯ８ＴＰＴではスイッチングスピードの点で走査
側では引き出し端子の数が少なく（５本／ ｍｍ ）Ｆ
ＰＣリード接続には問題ないが、信号側においては、ス
イッチングスピードを走査側より早くしなければならな
いという要求から引き出し端子数（２０本／ｌＩ１ｍ）
が増えＦＰＣリード接続が不可能となっている。このた
め、信号側スイッチングＴＰＴ領域を基板周辺に対向し
て２分割としている。となり合ったスイッチングＴＰＴ
は交互に対向した信号側スイッチングＴＦＴ郡に配分さ
れている。またさらに、ＴＰＴ基板の大きさと、基とな
る透明な絶縁基板の大きさにより、一対のＴＰＴパター
ンを面積効率よく複数個収納した、すなわち、ホトマス
ク上に複数個の液晶表示用薄膜トランジスタ装置のパタ
ーンを設け、これらをプロセスにしたがい順次重ねＴＰ
Ｔ基板を製作するのが通常である。
以上のような従来技術には、薄膜トランジスタの縦構造
すなわち、膜厚依存性時に、ゲート絶縁膜の基板面内分
布と、信号信スイッチングＴＰＴ郡の位置に配慮がされ
ておらず、位置ずれによる信号スピードのばらつき過渡
応答時の寄生容量によるバラツキという問題があった。
すなわち、膜厚依存性時に、ゲート絶縁膜の基板面内分
布と、信号信スイッチングＴＰＴ郡の位置に配慮がされ
ておらず、位置ずれによる信号スピードのばらつき過渡
応答時の寄生容量によるバラツキという問題があった。
本発明の目的は、ゲート絶縁膜の基板内厚さばらつきに
応じて、隣り合う信号側スイッチングＴＰＴが膜厚差の
小さい領域になるよう配置することにある。
応じて、隣り合う信号側スイッチングＴＰＴが膜厚差の
小さい領域になるよう配置することにある。
上記目的は、一対の液晶デイスプレィ用アクティブマト
リックスＴＰＴ基板の信号側スイッチングＴＰＴ郡の隣
り合ったスイッチングＴＰＴが基透明な絶縁基板の中心
よりほぼ等距離になるようホトマスクにパターンをレイ
アウトすることで達成される。
リックスＴＰＴ基板の信号側スイッチングＴＰＴ郡の隣
り合ったスイッチングＴＰＴが基透明な絶縁基板の中心
よりほぼ等距離になるようホトマスクにパターンをレイ
アウトすることで達成される。
すなわち、発明者等の実験によれば、ＴＰＴの縦構造を
形成する薄膜材料にはそれぞれその形成手法によって膜
厚分布があることがわかった。その分布の傾向は基板を
中心としてリング状にほぼ連続的な分布を示している。
形成する薄膜材料にはそれぞれその形成手法によって膜
厚分布があることがわかった。その分布の傾向は基板を
中心としてリング状にほぼ連続的な分布を示している。
特に、信号用スイッチングＴＰＴのスピードばらつきに
影響するゲート絶縁膜の膜厚分布は、基板中心が最も薄
く、基板外周に向ってリング状に連続的に厚く形成され
る。この時の膜厚ばらつきは上敷％である。例えば隣り
合う信号用スイッチングＴＰＴがそれぞれゲート絶縁膜
ばらつきの最大最小近傍に形成されると隣り同志のＴＰ
Ｔのスイッチングスピードに膜厚差分のスピード差が生
じ、画素のラインむらができ、鮮明なデイスプレィ画面
が得られない。
影響するゲート絶縁膜の膜厚分布は、基板中心が最も薄
く、基板外周に向ってリング状に連続的に厚く形成され
る。この時の膜厚ばらつきは上敷％である。例えば隣り
合う信号用スイッチングＴＰＴがそれぞれゲート絶縁膜
ばらつきの最大最小近傍に形成されると隣り同志のＴＰ
Ｔのスイッチングスピードに膜厚差分のスピード差が生
じ、画素のラインむらができ、鮮明なデイスプレィ画面
が得られない。
本発明は、隣り合った信号用スイッチングＴＰＴを膜厚
ばらつき差の小さい個所にそれぞれ位置するようにパタ
ーンレイアウトすることにより、スイッチングスピード
のばらつきを小さくする作用をする。
ばらつき差の小さい個所にそれぞれ位置するようにパタ
ーンレイアウトすることにより、スイッチングスピード
のばらつきを小さくする作用をする。
（実施例〕
以下、本発明の一実施例を第１図及び第２図により説明
する。
する。
第１図は、１００ｍ角、厚さ１．ｉｎｓの透明ガラス基
板１上に、ＬＣＤ用ＴＰＴエリア２を２対配置したパタ
ーンレイアウトを示す。３は信号側スイッチングＴＦＴ
部、４は走査側周辺回路部、６は画素部である。信号側
スイッチングＴＦＴ３には隣り合ったスイッチングＴＰ
Ｔ３１，３２゜及び３３．３４がそれぞれ交互に左右の
ＴＰＴ郡３に連結している。
板１上に、ＬＣＤ用ＴＰＴエリア２を２対配置したパタ
ーンレイアウトを示す。３は信号側スイッチングＴＦＴ
部、４は走査側周辺回路部、６は画素部である。信号側
スイッチングＴＦＴ３には隣り合ったスイッチングＴＰ
Ｔ３１，３２゜及び３３．３４がそれぞれ交互に左右の
ＴＰＴ郡３に連結している。
第２図は、第１図のガラス基板上１に形成したゲート絶
縁膜の面内分の一例を模式的に示してぃる。ここでは、
常圧ＣＯＤ法のモノシラン熱分解により形成しており、
膜厚さは基板中心付近で約９５０人、基板周辺（約１０
ｍｍ内側）で１０５０人である。このような膜厚分布を
もつ基板上に、第１図に示すようにＴＰＴをレイアウト
することにより本発明が発揮される。すなわち、基板１
のセンタを対象にして、隣り合った信号用スイッチング
ＴＰＴ３１，３２，３３．３４をそれぞれ左右のスイッ
チングＴＰＴ郡３に配置され、これらが基板中心から等
距離（３１弁３２，３３岬３４）になるようにレイアウ
トする。
縁膜の面内分の一例を模式的に示してぃる。ここでは、
常圧ＣＯＤ法のモノシラン熱分解により形成しており、
膜厚さは基板中心付近で約９５０人、基板周辺（約１０
ｍｍ内側）で１０５０人である。このような膜厚分布を
もつ基板上に、第１図に示すようにＴＰＴをレイアウト
することにより本発明が発揮される。すなわち、基板１
のセンタを対象にして、隣り合った信号用スイッチング
ＴＰＴ３１，３２，３３．３４をそれぞれ左右のスイッ
チングＴＰＴ郡３に配置され、これらが基板中心から等
距離（３１弁３２，３３岬３４）になるようにレイアウ
トする。
第３図は第１図のガラス基板から、ＬＣＤ用ＴＰＴエリ
アを切り外したＬＣＤ用ＴＦＴＳ板の平面パターンを示
す。信号側スイッチングＴＰＴ郡３の左右には信号用外
部Ｆ Ｐ Ｃリード３１を、走査側周辺回路部４にも同
様にＦＰＣリード４１を接続している。
アを切り外したＬＣＤ用ＴＦＴＳ板の平面パターンを示
す。信号側スイッチングＴＰＴ郡３の左右には信号用外
部Ｆ Ｐ Ｃリード３１を、走査側周辺回路部４にも同
様にＦＰＣリード４１を接続している。
以上のような本実施例によれば、隣り合った信号用スイ
ッチングＴＰＴのゲート絶縁膜の膜厚ばらつきを最小に
おさえることができることから、隣り合った信号用スイ
ッチングＴＰＴのスイッチングスピードをほぼ同一に出
き、さらに画素全体として一様にできることから、液晶
デイスプレィの画質の鮮明なＴＰＴ基板を提供する効果
がある。
ッチングＴＰＴのゲート絶縁膜の膜厚ばらつきを最小に
おさえることができることから、隣り合った信号用スイ
ッチングＴＰＴのスイッチングスピードをほぼ同一に出
き、さらに画素全体として一様にできることから、液晶
デイスプレィの画質の鮮明なＴＰＴ基板を提供する効果
がある。
第４図及び第５図は１つの基板内に４つの表示素子部を
形成した場合の本発明の実施例を示す。
形成した場合の本発明の実施例を示す。
少なくとも２つの信号側スイッチングＴＰＴ郡を基板中
心に対して同心円上に配置することで実施例１と同様の
効果を有する。
心に対して同心円上に配置することで実施例１と同様の
効果を有する。
本発明によれば、液晶デイスプレィ用ＴＰＴの信号用ス
イッチングＴＰＴのスイッチングスピードを一様化でき
るので、液晶デイスプレィの画素の線欠陥防止に効果が
ある。
イッチングＴＰＴのスイッチングスピードを一様化でき
るので、液晶デイスプレィの画素の線欠陥防止に効果が
ある。
本実施例によれば、線欠陥を従来の５％を１％以下に低
減できる。
減できる。
第１図は本発明の一実施例の液晶デイスプレィ用ＴＰＴ
基板パターンレイアウト図、第２図はゲート絶縁膜の厚
さ分布を示す断面模式図、第３図はＬＣＤ用ＴＰＴ基板
の配線模式図、第４図、第５図は本発明の一実施例の平
面図を示す。 １・・・透明絶縁物基板、２・・・ＬＣＤ用Ｔ Ｆ Ｔ
エリア、３・・・信号用スイッチングＴＰＴ郡、４・・
・走査側周辺回路部、５・・・ゲート用５ｉＯｚ膜、６
・・・画素部、３１．３２，３３，３４・・・信号用ス
イッチングＴＦＴ、３１，４１・・・ＦＰＣリード。 第１図 第２図 第３図 第４図
基板パターンレイアウト図、第２図はゲート絶縁膜の厚
さ分布を示す断面模式図、第３図はＬＣＤ用ＴＰＴ基板
の配線模式図、第４図、第５図は本発明の一実施例の平
面図を示す。 １・・・透明絶縁物基板、２・・・ＬＣＤ用Ｔ Ｆ Ｔ
エリア、３・・・信号用スイッチングＴＰＴ郡、４・・
・走査側周辺回路部、５・・・ゲート用５ｉＯｚ膜、６
・・・画素部、３１．３２，３３，３４・・・信号用ス
イッチングＴＦＴ、３１，４１・・・ＦＰＣリード。 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １、透明な絶縁基板上に、半導体薄膜トランジスタから
なる画素領域と、該画素領域の一連の薄膜トランジスタ
を駆動する一単位の信号用薄膜トランジスタが交互に相
対向する２つの領域に配置した信号用スイッチング領域
と、走査用スイッチング領域から成る一対の液晶表示用
薄膜トランジスタ装置が、該透明絶縁基板上に複数個配
置した液晶表示用薄膜トランジスタのレイアウトにおい
て、該対向する２つの信号用薄膜トランジスタ領域に交
互に配置した一単位の信号用薄膜トランジスタの位置が
、該透明な絶縁基板上の中心からほぼ等距離にあるよう
パターン配置したことを特徴とした周辺回路内蔵薄膜ト
ランジスタのパターンレイアウト。 ２、特許請求の範囲第１項の一対の液晶表示用薄膜トラ
ンジスタ装置が絶縁基板上に複数個の配置において、該
一対のトランジスタ装置が、絶縁基板を中心として、対
象に配置したことを特徴とした周辺回路内蔵薄膜トラン
ジスタのパターンレイアウト。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25719088A JPH02105115A (ja) | 1988-10-14 | 1988-10-14 | 周辺回路内蔵薄膜トランジスタのパターンレイアウト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25719088A JPH02105115A (ja) | 1988-10-14 | 1988-10-14 | 周辺回路内蔵薄膜トランジスタのパターンレイアウト |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105115A true JPH02105115A (ja) | 1990-04-17 |
Family
ID=17302930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25719088A Pending JPH02105115A (ja) | 1988-10-14 | 1988-10-14 | 周辺回路内蔵薄膜トランジスタのパターンレイアウト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105115A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201591B1 (en) | 1995-02-21 | 2001-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a display device including a peripheral circuit area and a pixel area on the same substrate |
| US6964890B1 (en) | 1992-03-17 | 2005-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
-
1988
- 1988-10-14 JP JP25719088A patent/JPH02105115A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6964890B1 (en) | 1992-03-17 | 2005-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US7564057B1 (en) | 1992-03-17 | 2009-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having an aluminum nitride film |
| US6201591B1 (en) | 1995-02-21 | 2001-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a display device including a peripheral circuit area and a pixel area on the same substrate |
| US6327015B2 (en) | 1995-02-21 | 2001-12-04 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of display device |
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