JPH0444014A - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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- JPH0444014A JPH0444014A JP2153313A JP15331390A JPH0444014A JP H0444014 A JPH0444014 A JP H0444014A JP 2153313 A JP2153313 A JP 2153313A JP 15331390 A JP15331390 A JP 15331390A JP H0444014 A JPH0444014 A JP H0444014A
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- auxiliary storage
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- storage capacitor
- pixel electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、スイッチ素子として薄膜トランジスタを用い
たアクティブマトリクス型液晶表示装置に関する。
たアクティブマトリクス型液晶表示装置に関する。
（従来の技術）
液晶表示装置は、テレビジョン表示やグラフィックデイ
スプレィ等に用いられ、大容量で高精細のアクティブマ
トリクス型液晶表示装置の開発、実用化が盛んになって
いる。そして、この種の液晶表示装置では、クロストー
クのない高コントラストの表示が行なえるように、各画
素の駆動・制御を行なう手段として半導体スイッチが用
いられている。この半導体スイッチとしては、透過型の
表示が可能で大面積化も容易な薄膜トランジスタ（以下
、ＴＰＴという）か多く用いられている。
スプレィ等に用いられ、大容量で高精細のアクティブマ
トリクス型液晶表示装置の開発、実用化が盛んになって
いる。そして、この種の液晶表示装置では、クロストー
クのない高コントラストの表示が行なえるように、各画
素の駆動・制御を行なう手段として半導体スイッチが用
いられている。この半導体スイッチとしては、透過型の
表示が可能で大面積化も容易な薄膜トランジスタ（以下
、ＴＰＴという）か多く用いられている。
第３図は上記ＴＰＴのアレイを用いた従来のアクティブ
マトリクス型液晶表示装置の断面図で、第４図■−■部
に相当する断面を示しており、第４図は第３図における
第１の基板の一部の平面図である。
マトリクス型液晶表示装置の断面図で、第４図■−■部
に相当する断面を示しており、第４図は第３図における
第１の基板の一部の平面図である。
］］は第１の基板で、この第１の基板１］は、例えば透
明ガラスからなる絶縁性基板１２上にゲト線１３、この
ゲート線１３と一体のゲート電極１４及び補助蓄積容量
形成用の電極（以下、コンデンサ電極という）１５か形
成され、これらゲート線］３、ゲート電極１４及びコン
デンサ電極１５を覆うように絶縁膜１６が形成されてい
る。
明ガラスからなる絶縁性基板１２上にゲト線１３、この
ゲート線１３と一体のゲート電極１４及び補助蓄積容量
形成用の電極（以下、コンデンサ電極という）１５か形
成され、これらゲート線］３、ゲート電極１４及びコン
デンサ電極１５を覆うように絶縁膜１６が形成されてい
る。
さらに、この絶縁膜１６上の所定位置に、例えばアモル
ファス・シリコンによる半導体層１７か形成されている
とともに、上記絶縁膜１６上の他の所定位置に、コンデ
ンサ電極１５上に一部１８ａが重なるようにして透明画
素電極１８が形成されている。
ファス・シリコンによる半導体層１７か形成されている
とともに、上記絶縁膜１６上の他の所定位置に、コンデ
ンサ電極１５上に一部１８ａが重なるようにして透明画
素電極１８が形成されている。
また、上記絶縁膜１６上に上記ゲート線１３及びコンデ
ンサ電極］５と交差する例えばアルミニウムからなるデ
ータ線１９、このデータ線１９と一体で」二層半導体層
１７上に位置するドレイン電極２０、このドレイン電極
２０と対向して上記半導体層１７と透明画素電極１８と
を接続する例えばアルミニウムからなるソース電極２１
か形成されている。
ンサ電極］５と交差する例えばアルミニウムからなるデ
ータ線１９、このデータ線１９と一体で」二層半導体層
１７上に位置するドレイン電極２０、このドレイン電極
２０と対向して上記半導体層１７と透明画素電極１８と
を接続する例えばアルミニウムからなるソース電極２１
か形成されている。
上記のように各素子を配置した絶縁性基板１２上の所定
の位置に絶縁性の保護膜２２が形成され、さらに、この
上面の全領域に液晶配向膜２３が形成されている。
の位置に絶縁性の保護膜２２が形成され、さらに、この
上面の全領域に液晶配向膜２３が形成されている。
このようにして、第１の基板］］が形成されているとと
もに、この第１の基板１１にゲート電極１４、半導体層
１７、ドレイン電極２０、ソース電極２１からなる薄膜
トランジスタ（以下、ＴＦＴという）２４が形成されて
いる。
もに、この第１の基板１１にゲート電極１４、半導体層
１７、ドレイン電極２０、ソース電極２１からなる薄膜
トランジスタ（以下、ＴＦＴという）２４が形成されて
いる。
一方、第２の基板３］は、例えばガラスからなる絶縁性
基板３２上に透明対向電極３３及び液晶配向膜３４が順
次形成されている。そして、上記第１の基板］］と第２
の基板３１とは６μｍ程度の間隙を保って周辺部か封着
され、さらにこの間隙内に液晶４１が封入挟持されてい
る。
基板３２上に透明対向電極３３及び液晶配向膜３４が順
次形成されている。そして、上記第１の基板］］と第２
の基板３１とは６μｍ程度の間隙を保って周辺部か封着
され、さらにこの間隙内に液晶４１が封入挟持されてい
る。
第５図は上記液晶表示装置の等価回路を示している。す
なわち、互いに平行な複数本のゲート線］３と、これと
直交して互いに平行な複数本のブタ線］９との各交点に
ＴＰＴ２４が配置され、このＴＰＴ２４の各ケート電極
１４が行毎にゲート線１３に接続されているとともに、
各ドレイン電極２０が列毎にデータ線１９に接続され、
かつ、各ソース電極２１か各透明画素電極１８に接続さ
れ、この透明画素電極］８と透明対向電極３３との間に
液晶４１を挾持している。
なわち、互いに平行な複数本のゲート線］３と、これと
直交して互いに平行な複数本のブタ線］９との各交点に
ＴＰＴ２４が配置され、このＴＰＴ２４の各ケート電極
１４が行毎にゲート線１３に接続されているとともに、
各ドレイン電極２０が列毎にデータ線１９に接続され、
かつ、各ソース電極２１か各透明画素電極１８に接続さ
れ、この透明画素電極］８と透明対向電極３３との間に
液晶４１を挾持している。
そして、各透明画素電極１８とこれに対向するコンデン
サ電極］５とて絶縁膜１６を挟持することにより補助蓄
積容量Ｃを形成している。
サ電極］５とて絶縁膜１６を挟持することにより補助蓄
積容量Ｃを形成している。
また、各コンデンサ電極］５は、第５図に示すように接
地されているか、透明対向電極３３と接続されているか
して、全ての画素について同じ電位になっている。
地されているか、透明対向電極３３と接続されているか
して、全ての画素について同じ電位になっている。
そうして、ゲート線］３がアドレス信号により順次走査
駆動され、ＴＰＴ２４が行毎に順次導通状態となる。一
方、このゲート線１３の走査と同期して、データ線１９
には選択された数列に並列に画素信号が供給される。こ
れにより、信号電圧は行毎に順次透明画素電極１８に導
かれ、透明対向電極３３との間に挟持された液晶４１が
励起され、画像信号となって画像表示がなされる。
駆動され、ＴＰＴ２４が行毎に順次導通状態となる。一
方、このゲート線１３の走査と同期して、データ線１９
には選択された数列に並列に画素信号が供給される。こ
れにより、信号電圧は行毎に順次透明画素電極１８に導
かれ、透明対向電極３３との間に挟持された液晶４１が
励起され、画像信号となって画像表示がなされる。
（発明が解決しようとする課題）
上記のようなアクティブマトリクス型液晶表示装置は、
ゲート線１−３に印加されるアドレス信号電圧の立ち下
がり時に、デバイスの容量結合に起因する画素電位のレ
ベルシフトを生しる。このレベルシフトは、表示品位（
例えば、フリッカ−）や液晶材料の信頼性等の面から小
さい方か望ましく、その意味から補助蓄積容量Ｃが必要
になってくる。
ゲート線１−３に印加されるアドレス信号電圧の立ち下
がり時に、デバイスの容量結合に起因する画素電位のレ
ベルシフトを生しる。このレベルシフトは、表示品位（
例えば、フリッカ−）や液晶材料の信頼性等の面から小
さい方か望ましく、その意味から補助蓄積容量Ｃが必要
になってくる。
しかしなから、上記のような従来のアクティブマトリク
ス型液晶表示装置では、補助蓄積容量Ｃの絶縁破壊（コ
ンデンサ電極１５と透明画素電極１８との間の絶縁破壊
）が数多く発生し、これらは著しく表示品位を損なう数
多くの点欠陥となっている。
ス型液晶表示装置では、補助蓄積容量Ｃの絶縁破壊（コ
ンデンサ電極１５と透明画素電極１８との間の絶縁破壊
）が数多く発生し、これらは著しく表示品位を損なう数
多くの点欠陥となっている。
この絶縁破壊の主な発生場所は、第３図及び第４図に示
すように、透明画素電極１８がコンデンサ電極１５のパ
ターン端部と重なっている部位１５ａである。これは、
絶縁膜１６が上記部位１５ａにあたる部分で形状・膜質
両面から、電気的耐圧に乏しいこと、パターン形成時の
プロセスダメージを受けること等か原因であり、中でも
エツチングプロセスダメージは極めて深刻な問題であり
、歩留まり向上か困難になっている。
すように、透明画素電極１８がコンデンサ電極１５のパ
ターン端部と重なっている部位１５ａである。これは、
絶縁膜１６が上記部位１５ａにあたる部分で形状・膜質
両面から、電気的耐圧に乏しいこと、パターン形成時の
プロセスダメージを受けること等か原因であり、中でも
エツチングプロセスダメージは極めて深刻な問題であり
、歩留まり向上か困難になっている。
本発明は、かかる従来の事情に対処してなされたもので
、製造上工程を増加させることなしに、容易に歩留まり
を向上させることが可能なアクティブマトリクス型液晶
表示装置を提供することを目的とする。
、製造上工程を増加させることなしに、容易に歩留まり
を向上させることが可能なアクティブマトリクス型液晶
表示装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、複数本のゲート線とこれに交差する複数本の
データ線との各交点に、ドレイン電極及びソース電極間
に半導体層を有する薄膜トランジスタを配置し、前記ソ
ース電極に透明画素電極を接続し、かつ、前記データ線
と交差する補助蓄積容量形成用の電極又は前記ゲート線
と、前記透明画素電極あるいは、少なくとも前記透明画
素電極に接続されている画素蓄積容量電極とを、絶縁膜
を介して積層してなる補助蓄積容量を形成した第１の基
板と、透明対向電極を形成した第２の基板と、前記第１
及び第２の基板間に挟持された液晶とを具備したアクテ
ィブマトリクス型液晶表示装置において、前記画素蓄積
容量電極又は前記透明画素電極の補助蓄積容量形成部が
、前記透明画素電極との接続部を除いて、前記補助蓄積
容量形成電極パターン又は前記ゲート線パターンの端部
に重畳されることなく形成され、かつ、前記接続部と、
前記補助蓄積容量形成電極パターン又は前記ゲート線パ
ターン端部との重なり部分に、前記絶縁膜に加えて非金
属層が介在することを特徴とする。
データ線との各交点に、ドレイン電極及びソース電極間
に半導体層を有する薄膜トランジスタを配置し、前記ソ
ース電極に透明画素電極を接続し、かつ、前記データ線
と交差する補助蓄積容量形成用の電極又は前記ゲート線
と、前記透明画素電極あるいは、少なくとも前記透明画
素電極に接続されている画素蓄積容量電極とを、絶縁膜
を介して積層してなる補助蓄積容量を形成した第１の基
板と、透明対向電極を形成した第２の基板と、前記第１
及び第２の基板間に挟持された液晶とを具備したアクテ
ィブマトリクス型液晶表示装置において、前記画素蓄積
容量電極又は前記透明画素電極の補助蓄積容量形成部が
、前記透明画素電極との接続部を除いて、前記補助蓄積
容量形成電極パターン又は前記ゲート線パターンの端部
に重畳されることなく形成され、かつ、前記接続部と、
前記補助蓄積容量形成電極パターン又は前記ゲート線パ
ターン端部との重なり部分に、前記絶縁膜に加えて非金
属層が介在することを特徴とする。
（作 用）
本発明のアクティブマトリクス型液晶表示装置では、透
明画素電極の補助蓄積容量形成部又は、透明画素電極に
接続されている画素蓄積容量電極を、透明画素電極との
接続部を除いて、補助蓄積容量形成電極又はゲート線電
極配線パターンの端部と重畳しない形状とし、前述した
ような画素表示欠陥の主要因である透明画素電極と補助
蓄積容量形成電極パターン端部との重畳部を極めて短く
する。これとともに、上記接続部の下に、非金属層、た
とえばＴＰＴ製造時に半導体層を設けることで、絶縁補
強し、実質的に上記重畳部がないような構造とする。
明画素電極の補助蓄積容量形成部又は、透明画素電極に
接続されている画素蓄積容量電極を、透明画素電極との
接続部を除いて、補助蓄積容量形成電極又はゲート線電
極配線パターンの端部と重畳しない形状とし、前述した
ような画素表示欠陥の主要因である透明画素電極と補助
蓄積容量形成電極パターン端部との重畳部を極めて短く
する。これとともに、上記接続部の下に、非金属層、た
とえばＴＰＴ製造時に半導体層を設けることで、絶縁補
強し、実質的に上記重畳部がないような構造とする。
これにより、製造工程を変更することなしに、特に、上
記重畳部に関わるプロセスダメージが与えられない構造
となり、画素表示欠陥の発生を抑制し、表示品位が向上
し、かつ製造歩留まりをも向上させることができる。
記重畳部に関わるプロセスダメージが与えられない構造
となり、画素表示欠陥の発生を抑制し、表示品位が向上
し、かつ製造歩留まりをも向上させることができる。
（実施例）
以下、本発明の一実施例を第１図及び第２図を参照して
説明する。第１図はアクティブマトリクス型液晶表示装
置の断面図で、第２図Ｉ−１部に相当する断面を示して
おり、第２図は第１図における第１の基板の一部の平面
図である。
説明する。第１図はアクティブマトリクス型液晶表示装
置の断面図で、第２図Ｉ−１部に相当する断面を示して
おり、第２図は第１図における第１の基板の一部の平面
図である。
なお、この装置は、基本的には前記第３図、第４図およ
び第５図に示した装置の構成を同一に備えており、対応
する部分に同一符号を付して製造工程に従って説明する
。
び第５図に示した装置の構成を同一に備えており、対応
する部分に同一符号を付して製造工程に従って説明する
。
まず、第１の基板１１は、例えば透明ガラスからなる絶
縁性基板１２上にモリブデンをスパッタリングにより厚
さ１５０ｎｍに堆積した後、ゲート線１３、このゲート
線１３と一体のゲート電極１４及び補助蓄積容量形成用
の電極（以下、コンデンサ電極という）１５をパターン
形成する。この電極１５は透明電極でも、不透明電極で
あっても機能上同一である。
縁性基板１２上にモリブデンをスパッタリングにより厚
さ１５０ｎｍに堆積した後、ゲート線１３、このゲート
線１３と一体のゲート電極１４及び補助蓄積容量形成用
の電極（以下、コンデンサ電極という）１５をパターン
形成する。この電極１５は透明電極でも、不透明電極で
あっても機能上同一である。
次に、上記絶縁性基板１２上にケート線１３、ゲート電
極］４及びコンデンサ電極１５を覆うように、例えば二
酸化シリコンからなる絶縁膜］６をプラズマＣＶＤ法等
により厚さ３００ｎｍに堆積する。さらに、この絶縁膜
１６上の所定位置に、例えばアモルファス・シリコンを
プラズマＣＶＤ法により厚さ３００ｎｍに堆積して半導
体層をパターン形成する。この時、薄膜トランジスタ形
成部１７ａ以外に、後述する透明画素電極１８と画素蓄
積容量電極１８ａとの接続部１８ｂに相当する部分１７
ｂにもパターン形成する。
極］４及びコンデンサ電極１５を覆うように、例えば二
酸化シリコンからなる絶縁膜］６をプラズマＣＶＤ法等
により厚さ３００ｎｍに堆積する。さらに、この絶縁膜
１６上の所定位置に、例えばアモルファス・シリコンを
プラズマＣＶＤ法により厚さ３００ｎｍに堆積して半導
体層をパターン形成する。この時、薄膜トランジスタ形
成部１７ａ以外に、後述する透明画素電極１８と画素蓄
積容量電極１８ａとの接続部１８ｂに相当する部分１７
ｂにもパターン形成する。
次に、上絶縁膜］６上の他の所定位置に、例えばＩＴＯ
をスパッタリング法等により厚さ］、 ５０ ｎ ｍに
堆積して透明画素電極１８を形成する。この際、透明画
素電極１８はその一部（画素蓄積容量電極）１８ａがコ
ンデンサ電極１５上に重なるように、かつ、コンデンサ
電極１５の配線パターン端部１５ａと対する位置におい
ては、半導体層１７ｂ上に重ねる形で、接続部］、 ８
ｂを残して、透明画素”電極］８か無い間隙部１８ｃ
を有する形状に形成］ １ する。
をスパッタリング法等により厚さ］、 ５０ ｎ ｍに
堆積して透明画素電極１８を形成する。この際、透明画
素電極１８はその一部（画素蓄積容量電極）１８ａがコ
ンデンサ電極１５上に重なるように、かつ、コンデンサ
電極１５の配線パターン端部１５ａと対する位置におい
ては、半導体層１７ｂ上に重ねる形で、接続部］、 ８
ｂを残して、透明画素”電極］８か無い間隙部１８ｃ
を有する形状に形成］ １ する。
さらに、上絶縁膜１６上に上記ゲート線］３及びコンデ
ンサ電極１５と交差する例えばアルミニウムからなるデ
ータ線１９、このデータ線］９と一体で上記半導体層１
−７の一側上に位置するドレイン電極２０、このドレイ
ン電極２０と対向して上記半導体層１７の他側と透明画
素電極１８とを接続する例えばアルミニウムからなるソ
ース電極２１を形成する。
ンサ電極１５と交差する例えばアルミニウムからなるデ
ータ線１９、このデータ線］９と一体で上記半導体層１
−７の一側上に位置するドレイン電極２０、このドレイ
ン電極２０と対向して上記半導体層１７の他側と透明画
素電極１８とを接続する例えばアルミニウムからなるソ
ース電極２１を形成する。
次に、上記のように各素子を配置した絶縁性基板１２上
の全面にポリイミドからなる絶縁性の保護膜２２を厚さ
１μｍに塗布した後に、透明画素電極１８の所定位置
の上面のポリイミドを除去し、さらに、この上面の全領
域にポリイミドからなる液晶配向膜２３を塗布する。
の全面にポリイミドからなる絶縁性の保護膜２２を厚さ
１μｍに塗布した後に、透明画素電極１８の所定位置
の上面のポリイミドを除去し、さらに、この上面の全領
域にポリイミドからなる液晶配向膜２３を塗布する。
このようにして、第１の基板１１を形成するとともに、
この第１の基板１１にゲート電極］４、半導体層］７ａ
１ ドレイン電極２０、ソース電極２１からなる薄膜ト
ランジスタ２４を形成する。
この第１の基板１１にゲート電極］４、半導体層］７ａ
１ ドレイン電極２０、ソース電極２１からなる薄膜ト
ランジスタ２４を形成する。
一方、第２の基板３１は、例えばガラスからな］２
る絶縁性基板３２上に厚さ１００ｎＩＩｌのＩＴＯから
なる透明対向電極３３及び液晶配向膜３４を順次形成す
る。そして、上記第１の基板１１と第２の基板３１とを
６μｍ程度の間隙を保って周辺部を封着し、さらにこの
間隙内に液晶４］を封入挟持する。
なる透明対向電極３３及び液晶配向膜３４を順次形成す
る。そして、上記第１の基板１１と第２の基板３１とを
６μｍ程度の間隙を保って周辺部を封着し、さらにこの
間隙内に液晶４］を封入挟持する。
このようにして、前記第５図のように、互いに平行な複
数本のゲーｉ・線１３と、これと直交して互いに平行な
複数本のデータ線１つとの各交点にＴＰＴ２４を配置し
、このＴＰＴ２４のゲート電極］４をゲート線１３に、
ドレイン電極２０をブタ線１９に、ソース電極２１を透
明画素電極１８に接続し、画素蓄積容量電極１８ａとこ
れに対向するコンデンサ電極１５とて絶縁膜１６を挟持
することにより補助蓄積容量Ｃを形成する。
数本のゲーｉ・線１３と、これと直交して互いに平行な
複数本のデータ線１つとの各交点にＴＰＴ２４を配置し
、このＴＰＴ２４のゲート電極］４をゲート線１３に、
ドレイン電極２０をブタ線１９に、ソース電極２１を透
明画素電極１８に接続し、画素蓄積容量電極１８ａとこ
れに対向するコンデンサ電極１５とて絶縁膜１６を挟持
することにより補助蓄積容量Ｃを形成する。
上記構成のこの実施例では、透明画素電極１８は、コン
デンサ電極１５の配線パターン端部１５ａとの重なり部
分に間隙部１８ ｃを有していることから、透明画素電
極１８とコンデンサ電極１５の配線パターン端部１５
ａとの重なり長さを極めて短くし、かつ、透明画素電極
１８と画素蓄積容量電極１．８ ａとの接続部１８ｂと
、コンデンサ電極１５の配線パターン端部１５ａとの重
なり部分に半導体層１７ｂが介在することで、実質的に
上記パターン端部１５ａ上に透明画素電極１８と同電位
になる電極が皆無となる。
デンサ電極１５の配線パターン端部１５ａとの重なり部
分に間隙部１８ ｃを有していることから、透明画素電
極１８とコンデンサ電極１５の配線パターン端部１５
ａとの重なり長さを極めて短くし、かつ、透明画素電極
１８と画素蓄積容量電極１．８ ａとの接続部１８ｂと
、コンデンサ電極１５の配線パターン端部１５ａとの重
なり部分に半導体層１７ｂが介在することで、実質的に
上記パターン端部１５ａ上に透明画素電極１８と同電位
になる電極が皆無となる。
すなわち、半導体層１７ｂが介在することで、当該部の
絶縁膜１６上にプロセスダメージが与えられることなく
製造することができ、画素欠陥の主要因を除くことがで
きる。
絶縁膜１６上にプロセスダメージが与えられることなく
製造することができ、画素欠陥の主要因を除くことがで
きる。
［発明の効果コ
以上説明したように、本発明では、透明画素電極の補助
蓄積容量形成部又は、透明画素電極に接続されている画
素蓄積容量電極を、透明画素電極との接続部を除いて、
補助蓄積容量形成電極又はゲート線電極配線パターンの
端部と重畳しない形状とし、前述したような画素表示欠
陥の主要因である透明画素電極と補助蓄積容量形成電極
パターン端部との重畳部を極めて短くする。これととも
に、上記接続部の下に、非金属層、たとえばＴＦＴ製造
時に半導体層を設けることで、絶縁補強し、実質的に」
二層重畳部かないような構造とする。
蓄積容量形成部又は、透明画素電極に接続されている画
素蓄積容量電極を、透明画素電極との接続部を除いて、
補助蓄積容量形成電極又はゲート線電極配線パターンの
端部と重畳しない形状とし、前述したような画素表示欠
陥の主要因である透明画素電極と補助蓄積容量形成電極
パターン端部との重畳部を極めて短くする。これととも
に、上記接続部の下に、非金属層、たとえばＴＦＴ製造
時に半導体層を設けることで、絶縁補強し、実質的に」
二層重畳部かないような構造とする。
これにより、製造工程を変更することなしに、特に、上
記重畳部に関わるプロセスダメージが与えられない構造
となり、画素表示欠陥の発生を抑制し、表示品位が向上
し、かつ製造歩留まりをも向」ニさせることができる。
記重畳部に関わるプロセスダメージが与えられない構造
となり、画素表示欠陥の発生を抑制し、表示品位が向上
し、かつ製造歩留まりをも向」ニさせることができる。
第１図は本発明のアクティブマトリクス型液晶表示装置
の一実施例を示す第２図Ｉ−１部の断面図、第２図は第
１図の一部を示す平面図、第３図は従来のアクティブマ
トリクス型液晶表示装置を示す第４図■−■部の断面図
、第４図は第３図の一部を示す平面図、第５図は第３図
及び第４図の液晶表示装置の等価回路図である。 １１・・・・・・・・・・・第１の基板１３・・・・・
・・・・・・ケート線 ］５・・・・・・・・・・・補助蓄積容量形成用の電極
１６・・・・・・・・・・・・絶縁膜 １７ａ、ｂ・・・半導体層 １８・・・・・・・・・・・・透明画素電極１８ａ・・
・・・・・・画素蓄積容量電極１８ｂ・・・・・・・・
・接続部 ］８Ｃ・・・・・・・・・間隙部 １９・・・・・・・・・・・データ線 ２０・・・・・・・・・・・・ドレイン電極２１・・・
・・・・・・・・・ソース電極２４・・・・・・・・・
・・・薄膜トランジスタ３１・・・・・・・・・・・・
第２の基板３３・・・・・・・・・・・・透明対向電極
４１・・・・・・・・・・・・液晶 Ｃ・・・・・・・・・・・・・・補助蓄積容量出願人
株式会社 東芝
の一実施例を示す第２図Ｉ−１部の断面図、第２図は第
１図の一部を示す平面図、第３図は従来のアクティブマ
トリクス型液晶表示装置を示す第４図■−■部の断面図
、第４図は第３図の一部を示す平面図、第５図は第３図
及び第４図の液晶表示装置の等価回路図である。 １１・・・・・・・・・・・第１の基板１３・・・・・
・・・・・・ケート線 ］５・・・・・・・・・・・補助蓄積容量形成用の電極
１６・・・・・・・・・・・・絶縁膜 １７ａ、ｂ・・・半導体層 １８・・・・・・・・・・・・透明画素電極１８ａ・・
・・・・・・画素蓄積容量電極１８ｂ・・・・・・・・
・接続部 ］８Ｃ・・・・・・・・・間隙部 １９・・・・・・・・・・・データ線 ２０・・・・・・・・・・・・ドレイン電極２１・・・
・・・・・・・・・ソース電極２４・・・・・・・・・
・・・薄膜トランジスタ３１・・・・・・・・・・・・
第２の基板３３・・・・・・・・・・・・透明対向電極
４１・・・・・・・・・・・・液晶 Ｃ・・・・・・・・・・・・・・補助蓄積容量出願人
株式会社 東芝
Claims (1)
- （１）複数本のゲート線とこれに交差する複数本のデー
タ線との各交点に、ドレイン電極及びソース電極間に半
導体層を有する薄膜トランジスタを配置し、 前記ソース電極に透明画素電極を接続し、 かつ、前記データ線と交差する補助蓄積容量形成用の電
極又は前記ゲート線と、前記透明画素電極あるいは、少
なくとも前記透明画素電極に接続されている画素蓄積容
量電極とを、絶縁膜を介して積層してなる補助蓄積容量
を形成した第１の基板と、 透明対向電極を形成した第２の基板と、 前記第１及び第２の基板間に挟持された液晶とを具備し
たアクティブマトリクス型液晶表示装置において、 前記画素蓄積容量電極又は前記透明画素電極の補助蓄積
容量形成部が、前記透明画素電極との接続部を除いて、
前記補助蓄積容量形成電極パターン又は前記ゲート線パ
ターンの端部に重畳されることなく形成され、 かつ、前記接続部と、前記補助蓄積容量形成電極パター
ン又は前記ゲート線パターン端部との重なり部分に、前
記絶縁膜に加えて非金属層が介在することを特徴とする
アクティブマトリクス型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153313A JPH0444014A (ja) | 1990-06-11 | 1990-06-11 | アクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153313A JPH0444014A (ja) | 1990-06-11 | 1990-06-11 | アクティブマトリクス型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0444014A true JPH0444014A (ja) | 1992-02-13 |
Family
ID=15559763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2153313A Pending JPH0444014A (ja) | 1990-06-11 | 1990-06-11 | アクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0444014A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100267981B1 (ko) * | 1997-07-25 | 2000-10-16 | 구자홍 | 액정표시장치제조방법 |
| JP2001092377A (ja) * | 1999-09-24 | 2001-04-06 | Sony Corp | 半導体装置及び表示装置 |
| KR100400421B1 (ko) * | 1999-09-01 | 2003-10-01 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 액정 표시 장치 및 그 제조 방법 |
| KR100416585B1 (ko) * | 1995-12-26 | 2004-04-21 | 삼성전자주식회사 | 박막트랜지스터액정표시장치의제조방법 |
| KR100418008B1 (ko) * | 1995-03-30 | 2004-04-30 | 산요덴키가부시키가이샤 | 표시장치및그제조방법 |
| JP2006245031A (ja) * | 2005-02-28 | 2006-09-14 | Casio Comput Co Ltd | 薄膜トランジスタパネル |
| JP2009031861A (ja) * | 2007-07-24 | 2009-02-12 | Yamatake Corp | 流量制御バルブの情報表示装置および情報表示方法 |
-
1990
- 1990-06-11 JP JP2153313A patent/JPH0444014A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6654073B1 (en) | 1999-09-01 | 2003-11-25 | Nec Lcd Technologies, Ltd. | Liquid crystal display having storage capacitance electrodes and method of fabricating the same |
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