JPH0210519B2 - - Google Patents
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- JPH0210519B2 JPH0210519B2 JP57135803A JP13580382A JPH0210519B2 JP H0210519 B2 JPH0210519 B2 JP H0210519B2 JP 57135803 A JP57135803 A JP 57135803A JP 13580382 A JP13580382 A JP 13580382A JP H0210519 B2 JPH0210519 B2 JP H0210519B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔本発明の分野〕
本発明は、公知の読取り機構に比べて読取り速
度がかなり向上された、MTLメモリについての
読取り機構に関する。
度がかなり向上された、MTLメモリについての
読取り機構に関する。
特開昭51−114036号により、セルがバイポー
ラ・トランジスタでフリツプ・フロツプに構成さ
れ、そして読取り／書込み用結合素子がシヨツト
キ・ダイオードで構成された集積半導体メモリ
を、動作させる方法並びに回路構成が公知となつ
ている。フリツプ・フロツプの負荷素子は、高抵
抗の抵抗体、又は電流源としてスイツチされるト
ランジスタである。メモリ・セルの読取り／書込
みサイクルは、複数の段階で行なわれ、そしてセ
ルは、ワード線及びビツト線の電圧レベル変化に
応答して選択される。読取り又は書込みの速度を
増大させるとともに、電力消失を減少させるため
に、ビツト線は、導通したメモリ・セル・トラン
ジスタにより接地電位に放電される。メモリの読
取り段階の間に、ビツト線は極くわずかだけ充電
されるので、メモリ・セルを通つて流れる充電電
流は、非常に小さい。近年、MTL（Merged
Transistor Logic）又はI2L（Integrated
Injection Logic）という用語で、専門文献にお
いて知られるようになつてきた、バイポーラ・ト
ランジスタを用いる論理回路及び集積半導体の技
術分野においては、活発な開発が行なわれてき
た。IEEE journal of Solid State Circuits、
Vol.SC／７、No.５、October1972の340頁以下の
論文を参照されたい。関係した解決策がまた、米
国特許第3736477号及び第3816748号により、公知
にされている。
ラ・トランジスタでフリツプ・フロツプに構成さ
れ、そして読取り／書込み用結合素子がシヨツト
キ・ダイオードで構成された集積半導体メモリ
を、動作させる方法並びに回路構成が公知となつ
ている。フリツプ・フロツプの負荷素子は、高抵
抗の抵抗体、又は電流源としてスイツチされるト
ランジスタである。メモリ・セルの読取り／書込
みサイクルは、複数の段階で行なわれ、そしてセ
ルは、ワード線及びビツト線の電圧レベル変化に
応答して選択される。読取り又は書込みの速度を
増大させるとともに、電力消失を減少させるため
に、ビツト線は、導通したメモリ・セル・トラン
ジスタにより接地電位に放電される。メモリの読
取り段階の間に、ビツト線は極くわずかだけ充電
されるので、メモリ・セルを通つて流れる充電電
流は、非常に小さい。近年、MTL（Merged
Transistor Logic）又はI2L（Integrated
Injection Logic）という用語で、専門文献にお
いて知られるようになつてきた、バイポーラ・ト
ランジスタを用いる論理回路及び集積半導体の技
術分野においては、活発な開発が行なわれてき
た。IEEE journal of Solid State Circuits、
Vol.SC／７、No.５、October1972の340頁以下の
論文を参照されたい。関係した解決策がまた、米
国特許第3736477号及び第3816748号により、公知
にされている。
バイポーラ・トランジスタのセルを有するメモ
リは、MTLのものと類似する構造をなし、そし
てメモリ・セルの選択のために、ビツトのデータ
乃至は制御の線の容量を充電する必要がある。ビ
ツト線の容量の電圧振幅は、選択されたワード線
のものにほぼ対応している。前に述べたように、
容量性の放電電流は、選択されたワード線のメモ
リ・セル及びワード線駆動器を介して接地電位ま
で放電される。アレイ中にメモリ・セルが多数存
在する場合には、これは次のような不利な点を有
する。即ち、駆動器の回路に必要な領域、各駆動
器の電力消失、並びにワード線選択の間の遅延時
間が過度に大きくなり、用いられるMTL構造の
利点を除去してしまう。それ故に、特願昭55−
60778号は、次のような特徴を有し、メモリ・セ
ルがMTL技術によりバイポーラ・トランジスタ
でフリツプ・フロツプ構成された集積半導体メモ
リを、読取り及び書込む方法、並びに回路構成を
述べている。即ち、読取り又は書込み動作の間
に、線の容量が放電されるし、そして読取り／書
込み回路が提供されている。また、非選択メモ
リ・セルの入力容量のみを放電することにより、
メモリ・セルを読取り乃至は書込むのに必要な電
流が発生され、そして読取り乃至は書込みのため
に選択されたメモリ・セルへ直線印加される。こ
のために、特に、ビツト線容量の放電電流が、選
択されたメモリ・セルを読取り乃至は書込むため
に用いられる。選択されたメモリ・セルについて
の、ビツト線及び注入器の接合容量からの放電電
流は、注入器の拡散容量を充電し、そして、これ
らの拡散容量は、オン側よりもオフ側で非常に迅
速に放電される。それで、読取り信号は、種々の
速度で入出力側における容量を放電する結果生じ
る差信号となる。
リは、MTLのものと類似する構造をなし、そし
てメモリ・セルの選択のために、ビツトのデータ
乃至は制御の線の容量を充電する必要がある。ビ
ツト線の容量の電圧振幅は、選択されたワード線
のものにほぼ対応している。前に述べたように、
容量性の放電電流は、選択されたワード線のメモ
リ・セル及びワード線駆動器を介して接地電位ま
で放電される。アレイ中にメモリ・セルが多数存
在する場合には、これは次のような不利な点を有
する。即ち、駆動器の回路に必要な領域、各駆動
器の電力消失、並びにワード線選択の間の遅延時
間が過度に大きくなり、用いられるMTL構造の
利点を除去してしまう。それ故に、特願昭55−
60778号は、次のような特徴を有し、メモリ・セ
ルがMTL技術によりバイポーラ・トランジスタ
でフリツプ・フロツプ構成された集積半導体メモ
リを、読取り及び書込む方法、並びに回路構成を
述べている。即ち、読取り又は書込み動作の間
に、線の容量が放電されるし、そして読取り／書
込み回路が提供されている。また、非選択メモ
リ・セルの入力容量のみを放電することにより、
メモリ・セルを読取り乃至は書込むのに必要な電
流が発生され、そして読取り乃至は書込みのため
に選択されたメモリ・セルへ直線印加される。こ
のために、特に、ビツト線容量の放電電流が、選
択されたメモリ・セルを読取り乃至は書込むため
に用いられる。選択されたメモリ・セルについて
の、ビツト線及び注入器の接合容量からの放電電
流は、注入器の拡散容量を充電し、そして、これ
らの拡散容量は、オン側よりもオフ側で非常に迅
速に放電される。それで、読取り信号は、種々の
速度で入出力側における容量を放電する結果生じ
る差信号となる。
しかしながら、この読取りの機構は、ビツト線
PNPトランジスタの充電動作が制御されないの
で、従つて得られる読取り信号が最適なものにな
つていないという、不利な点を有している。
PNPトランジスタの充電動作が制御されないの
で、従つて得られる読取り信号が最適なものにな
つていないという、不利な点を有している。
それ故に、本発明の目的は、次のような特徴を
有し、メモリ・セルがMTL技術によりバイポー
ラ・トランジスタでフリツプ・フロツプ構成され
た集積半導体メモリを、読取る方法並びにその回
路構成を提供することである。その特徴とは、よ
り強く且つより速い読取り信号が、異なる実効蓄
積時間定数を使用することにより、そして必要に
応じてビツト線トランジスタを充電することによ
り、発生されることである。
有し、メモリ・セルがMTL技術によりバイポー
ラ・トランジスタでフリツプ・フロツプ構成され
た集積半導体メモリを、読取る方法並びにその回
路構成を提供することである。その特徴とは、よ
り強く且つより速い読取り信号が、異なる実効蓄
積時間定数を使用することにより、そして必要に
応じてビツト線トランジスタを充電することによ
り、発生されることである。
本発明による読取り機構並びにその回路の利点
は、ビツト線トランジスタを必要に応じて充電す
ることにより、そして異なる実効蓄積時間定数を
必要に応じて使用することにより、特別の成分を
回路に必要とすることなく、より強く且つより速
い読取り信号が発生され得ることである。さら
に、比較的大きな寄生読取り電流が、非選択メモ
リ・セルに対して許容される。全体として回路の
複雑さは減少されるが、一般に技術的には困難で
ある再記憶動作があまり臨界的ではなくなる。そ
の上、読取り動作は、トランジスタの種々の電流
増幅パラメータによつて大きく影響されることは
なく、また、メモリ・セル及び制御回路の比較的
大きな許容誤差が、読取り動作をあまり信頼でき
ないものにすることもない。さらに、待機電流の
供給並びに書込み動作は、公知の方法で行なわれ
得る。
は、ビツト線トランジスタを必要に応じて充電す
ることにより、そして異なる実効蓄積時間定数を
必要に応じて使用することにより、特別の成分を
回路に必要とすることなく、より強く且つより速
い読取り信号が発生され得ることである。さら
に、比較的大きな寄生読取り電流が、非選択メモ
リ・セルに対して許容される。全体として回路の
複雑さは減少されるが、一般に技術的には困難で
ある再記憶動作があまり臨界的ではなくなる。そ
の上、読取り動作は、トランジスタの種々の電流
増幅パラメータによつて大きく影響されることは
なく、また、メモリ・セル及び制御回路の比較的
大きな許容誤差が、読取り動作をあまり信頼でき
ないものにすることもない。さらに、待機電流の
供給並びに書込み動作は、公知の方法で行なわれ
得る。
本発明を実施する１つの詳述された方法が、添
付図面を参照して、以下に示される。
付図面を参照して、以下に示される。
第１図は、ワード線WLとビツト線Ｂ０及びＢ
１との交差点にメモリ・セルＣが配置された、
MTLメモリの一部分を示す。第１図は、１つの
ワード線WLと１組のビツト線Ｂ０，Ｂ１のみを
示している。ビツト線Ｂ０は、スイツチＳ０によ
り電流源IRDOに接続され、そしてビツト線Ｂ１
は、スイツチＳ１により電流源IRDOに接続され
ている。両ビツト線Ｂ０及びＢ１は、差動増幅器
DVにより終結されている。第１図ではメモリ・
セルＣ０のみが詳細に示されているが、メモリ・
セルＣ０乃至CNが、スイツチＳ０，Ｓ１と差動
増幅器との間に配置される。メモリ・セルＣ１な
いしCNについては、接続のみが、概略的に表わ
されている。詳細に示されたメモリ・セルＣ０
は、PNPトランジスタＴ１及びＴ４が、メモ
リ・セルＣ０の２つの交差結合されたNPNトラ
ンジスタＴ２及びＴ３を、ビツト線Ｂ０及びＢ１
へ各々接続する構成となつている。PNPトラン
ジスタＴ１及びＴ４の注入電極並びにNPNトラ
ンジスタＴ２及びＴ３のエミツタは、ワード線
WLに接続されている。概略的に示されているよ
うに、１つのワード線に属するさらに多くのメモ
リ・セルがつながれる。
１との交差点にメモリ・セルＣが配置された、
MTLメモリの一部分を示す。第１図は、１つの
ワード線WLと１組のビツト線Ｂ０，Ｂ１のみを
示している。ビツト線Ｂ０は、スイツチＳ０によ
り電流源IRDOに接続され、そしてビツト線Ｂ１
は、スイツチＳ１により電流源IRDOに接続され
ている。両ビツト線Ｂ０及びＢ１は、差動増幅器
DVにより終結されている。第１図ではメモリ・
セルＣ０のみが詳細に示されているが、メモリ・
セルＣ０乃至CNが、スイツチＳ０，Ｓ１と差動
増幅器との間に配置される。メモリ・セルＣ１な
いしCNについては、接続のみが、概略的に表わ
されている。詳細に示されたメモリ・セルＣ０
は、PNPトランジスタＴ１及びＴ４が、メモ
リ・セルＣ０の２つの交差結合されたNPNトラ
ンジスタＴ２及びＴ３を、ビツト線Ｂ０及びＢ１
へ各々接続する構成となつている。PNPトラン
ジスタＴ１及びＴ４の注入電極並びにNPNトラ
ンジスタＴ２及びＴ３のエミツタは、ワード線
WLに接続されている。概略的に示されているよ
うに、１つのワード線に属するさらに多くのメモ
リ・セルがつながれる。
第１図の回路の動作を述べる前に、第２図のパ
ルス波形が、原理的に説明される。
ルス波形が、原理的に説明される。
最初は、0.5Vが待機状態に対応し、0Vが選択
状態に対応する、ワード線の電圧曲線を示す。次
にビツト線Ｂ０及びＢ１の電流IB０及びIB１が、
そして差動増幅器DVの入力で生じる電圧VB０
及びVB１が、最後に差信号ΔVBLが、各々示さ
れている。
状態に対応する、ワード線の電圧曲線を示す。次
にビツト線Ｂ０及びＢ１の電流IB０及びIB１が、
そして差動増幅器DVの入力で生じる電圧VB０
及びVB１が、最後に差信号ΔVBLが、各々示さ
れている。
第２図のパルス波形は、次のような時間条件に
従う。即ち、 t1０ τSATt2＞τe τSAT＞t3τe 第１図の基本的な回路図に詳細に示されたメモ
リ・セルＣ０が、この場合に選択されるものと仮
定される。回路図に示された２つの電圧パルスの
うちのアツプ・レベルが待機状態に対応し、ダウ
ン・レベルが読取り状態に対応することに、注意
されたい。ビツト線の組Ｂ０，Ｂ１におけるセル
Ｃ０は、ワード線WLの負のパルス（図示され
ず）により、公知の方法で選択される。この場合
にもまた、高レベルは、セルが選択されない待機
状態に対応し、そして低レベルは、セルが選択さ
れることに対応する。PNPトランジスタの蓄積
時間定数は、次のように仮定されることに注意さ
れたい。即ち、 τSAT＞τe 同時に又は最小の遅延時間t1で（第２図参照）、
２つの同じ電流源IRDOは、スイツチＳ０及びＳ
１によりビツト線Ｂ０及びＢ１に接続される。そ
れで、２つのビツト線PNPトランジスタＴ１及
びＴ４の２つの注入器は、同じ電流が供給され
る。時間t1（第２図参照）の経過後、電流源
IRDOはスイツチ・オフされるが、スイツチ動作
時間は、次の条件が満足されるように制御されて
行なわれる。即ち、 t2≫τe τeは、オフ状態にあるNPNトランジスタＴ３
に接続されたPNPトランジスタＴ４の蓄積時間
定数である。
従う。即ち、 t1０ τSATt2＞τe τSAT＞t3τe 第１図の基本的な回路図に詳細に示されたメモ
リ・セルＣ０が、この場合に選択されるものと仮
定される。回路図に示された２つの電圧パルスの
うちのアツプ・レベルが待機状態に対応し、ダウ
ン・レベルが読取り状態に対応することに、注意
されたい。ビツト線の組Ｂ０，Ｂ１におけるセル
Ｃ０は、ワード線WLの負のパルス（図示され
ず）により、公知の方法で選択される。この場合
にもまた、高レベルは、セルが選択されない待機
状態に対応し、そして低レベルは、セルが選択さ
れることに対応する。PNPトランジスタの蓄積
時間定数は、次のように仮定されることに注意さ
れたい。即ち、 τSAT＞τe 同時に又は最小の遅延時間t1で（第２図参照）、
２つの同じ電流源IRDOは、スイツチＳ０及びＳ
１によりビツト線Ｂ０及びＢ１に接続される。そ
れで、２つのビツト線PNPトランジスタＴ１及
びＴ４の２つの注入器は、同じ電流が供給され
る。時間t1（第２図参照）の経過後、電流源
IRDOはスイツチ・オフされるが、スイツチ動作
時間は、次の条件が満足されるように制御されて
行なわれる。即ち、 t2≫τe τeは、オフ状態にあるNPNトランジスタＴ３
に接続されたPNPトランジスタＴ４の蓄積時間
定数である。
先に述べたように、同じ電流が印加される場合
には、非常に飽和されるPNPトランジスタＴ１
はかなり多くの電荷を貯蔵するので、スイツチ・
オンされたNPNトランジスタＴ２に接続されて
いるトランジスタＴ１の実効蓄積時間定数τSAT
は、非常に大きな値を有する（τSAT≫τe）。
には、非常に飽和されるPNPトランジスタＴ１
はかなり多くの電荷を貯蔵するので、スイツチ・
オンされたNPNトランジスタＴ２に接続されて
いるトランジスタＴ１の実効蓄積時間定数τSAT
は、非常に大きな値を有する（τSAT≫τe）。
時間t2≫τe後にPNPトランジスタＴ４に貯蔵
される電荷は、次のようになる。即ち、 Q4〜IRDO・τe しかしながら、電流が供給される間の時間t2が
時間定数τSATを越えるなら、非常に飽和される
PNPトランジスタＴ１は、非常に多くの電荷を
貯蔵することができる。即ち、 Q1〜IRDO・τSAT もし時間t2がさらに長いなら、電荷Ｑ１は、も
はや増加しない。２つのトランジスタＴ１及びＴ
４についての貯蔵電荷Ｑ１対Ｑ４に関して出来る
限り高い比を得るために、次のように選択するこ
とが必要である。即ち、 t2≫τe 他方、t2は、その時間の後に、電荷の差が顕著
には増加しなくなるので、大幅にτSATを越えて
はならない。
される電荷は、次のようになる。即ち、 Q4〜IRDO・τe しかしながら、電流が供給される間の時間t2が
時間定数τSATを越えるなら、非常に飽和される
PNPトランジスタＴ１は、非常に多くの電荷を
貯蔵することができる。即ち、 Q1〜IRDO・τSAT もし時間t2がさらに長いなら、電荷Ｑ１は、も
はや増加しない。２つのトランジスタＴ１及びＴ
４についての貯蔵電荷Ｑ１対Ｑ４に関して出来る
限り高い比を得るために、次のように選択するこ
とが必要である。即ち、 t2≫τe 他方、t2は、その時間の後に、電荷の差が顕著
には増加しなくなるので、大幅にτSATを越えて
はならない。
さて、読取り信号の発生の第２段階は、次のよ
うになる。電流源IRDOがスイツチ・オフされた
後に、貯蔵電荷Ｑ１及びＱ４が放電される。貯蔵
電荷Ｑ１及びＱ４の充電動作同様放電動作は、２
つの異なる時間定数τe及びτSATに依存する。も
し放電段階の時間t3がτeよりも長くなるように選
択されるなら、PNPトランジスタＴ４の電荷Ｑ
４は、ほぼ完全に放電される。放電段階の始めに
おいてとにかくより大きい、PNPトランジスタ
Ｔ１の貯蔵電荷Ｑ１は、大変遅い速度で放電され
る。t3＜τSATでは、PNPトランジスタの電荷Ｑ
１のうちの大部分が、また存在している。従つ
て、制御された放電段階t3により、残つている貯
蔵電荷のＱ１対Ｑ４の比をかなり増加させること
が可能である。もし、段階t3に続いて直ちに、ワ
ード線の電圧が、比較的迅速に最初の値に戻され
るなら（第２図のワード線のTRを参照）、２つ
のビツト線PNPトランジスタＴ１及びＴ４の注
入器は、突然、スイツチ・オフされ、そして、残
りの貯蔵電荷Ｑ１及びＱ４は、ビツト線容量を再
充電する。残つている電荷Ｑ１並びに電荷の比Ｑ
１対Ｑ４が増々大きくなればなるほど、読取り信
号ΔVBLに対応する、ビツト線の電圧差は大き
くなる。このように注入器の再充電動作を制御す
ることにより、非常に大きな読取り信号ΔVBL
が、比較的短い時間の後に、即ち、幾つかの時間
定数τeの後に、得られる。今まで公知になつてい
た読取りシステムでは、時間の決定要因は、時間
定数τSATよりも非常に大きく、そして読取り信
号の振幅は、かなり小さい。従つて、新規な読取
り機構は、公知の読取りシステムに比べて、かな
り改良された読取り速度を与える、MTLメモ
リ・セルについて述べられた。さらに、より大き
な読取り電圧が得られるので、たとえプロセス・
パラメータの許容誤差が不都合であつても、十分
に大きな読取り信号がまた利用できる。第３図の
パルス波形は、第１図及び第２図により説明され
た読取り機構の変形を示す。この場合、電荷の貯
蔵を確立するのに必要な時間を減少するために、
比較的短いピーク電流IBL（第３図の真中の曲線
を参照）で、２段階の充電動作が行なわれる。こ
の図は、また、読取り信号ΔVBL＝VSの時間曲
線の他かに、ワード線WLの電圧曲線、並びにビ
ツト線Ｂ０及びＢ１の電流曲線をも示している。
第４図は、本発明によるMTLメモリ・セルの読
取り機構について詳細にされた回路図である。こ
の場合、スイツチＳ０及びＳ１は、NPNトラン
ジスタＴ５及びＴ６である。両トランジスタＴ５
及びＴ６は、各々、エミツタがビツト線Ｂ０及び
Ｂ１に接続され、コレクタが抵抗体Ｒを介して共
通の電圧ノードＶ０に接続されている。読取り動
作に必要な制御信号は、これら２つのトランジス
タＴ５及びＴ６のベースに印加される。時間t1及
びt2の段階が、表わされている。ワード線WL
は、トランジスタＴ７乃至Ｔ９より成るワード線
駆動器により提供される。ワード線選択パルス
は、時間t1＋t2＋t3の間に、ワード線駆動器の入
力、即ちトランジスタＴ７のベースに印加され
る。トランジスタＴ７のコレクタは、トランジス
タＴ８のベースに接続され、トランジスタＴ７の
エミツタは、トランジスタＴ９のベースに接続さ
れている。トランジスタＴ８のコレクタは、待機
状態のワード線のための電圧VWSTに接続され、
またトランジスタＴ９のエミツタは、0Vに接続
されている。トランジスタＴ８のエミツタからト
ランジスタＴ９のコレクタまでの接続は、１つの
ワードに対応して複数のセルが接続されているワ
ード線と結合されている。
うになる。電流源IRDOがスイツチ・オフされた
後に、貯蔵電荷Ｑ１及びＱ４が放電される。貯蔵
電荷Ｑ１及びＱ４の充電動作同様放電動作は、２
つの異なる時間定数τe及びτSATに依存する。も
し放電段階の時間t3がτeよりも長くなるように選
択されるなら、PNPトランジスタＴ４の電荷Ｑ
４は、ほぼ完全に放電される。放電段階の始めに
おいてとにかくより大きい、PNPトランジスタ
Ｔ１の貯蔵電荷Ｑ１は、大変遅い速度で放電され
る。t3＜τSATでは、PNPトランジスタの電荷Ｑ
１のうちの大部分が、また存在している。従つ
て、制御された放電段階t3により、残つている貯
蔵電荷のＱ１対Ｑ４の比をかなり増加させること
が可能である。もし、段階t3に続いて直ちに、ワ
ード線の電圧が、比較的迅速に最初の値に戻され
るなら（第２図のワード線のTRを参照）、２つ
のビツト線PNPトランジスタＴ１及びＴ４の注
入器は、突然、スイツチ・オフされ、そして、残
りの貯蔵電荷Ｑ１及びＱ４は、ビツト線容量を再
充電する。残つている電荷Ｑ１並びに電荷の比Ｑ
１対Ｑ４が増々大きくなればなるほど、読取り信
号ΔVBLに対応する、ビツト線の電圧差は大き
くなる。このように注入器の再充電動作を制御す
ることにより、非常に大きな読取り信号ΔVBL
が、比較的短い時間の後に、即ち、幾つかの時間
定数τeの後に、得られる。今まで公知になつてい
た読取りシステムでは、時間の決定要因は、時間
定数τSATよりも非常に大きく、そして読取り信
号の振幅は、かなり小さい。従つて、新規な読取
り機構は、公知の読取りシステムに比べて、かな
り改良された読取り速度を与える、MTLメモ
リ・セルについて述べられた。さらに、より大き
な読取り電圧が得られるので、たとえプロセス・
パラメータの許容誤差が不都合であつても、十分
に大きな読取り信号がまた利用できる。第３図の
パルス波形は、第１図及び第２図により説明され
た読取り機構の変形を示す。この場合、電荷の貯
蔵を確立するのに必要な時間を減少するために、
比較的短いピーク電流IBL（第３図の真中の曲線
を参照）で、２段階の充電動作が行なわれる。こ
の図は、また、読取り信号ΔVBL＝VSの時間曲
線の他かに、ワード線WLの電圧曲線、並びにビ
ツト線Ｂ０及びＢ１の電流曲線をも示している。
第４図は、本発明によるMTLメモリ・セルの読
取り機構について詳細にされた回路図である。こ
の場合、スイツチＳ０及びＳ１は、NPNトラン
ジスタＴ５及びＴ６である。両トランジスタＴ５
及びＴ６は、各々、エミツタがビツト線Ｂ０及び
Ｂ１に接続され、コレクタが抵抗体Ｒを介して共
通の電圧ノードＶ０に接続されている。読取り動
作に必要な制御信号は、これら２つのトランジス
タＴ５及びＴ６のベースに印加される。時間t1及
びt2の段階が、表わされている。ワード線WL
は、トランジスタＴ７乃至Ｔ９より成るワード線
駆動器により提供される。ワード線選択パルス
は、時間t1＋t2＋t3の間に、ワード線駆動器の入
力、即ちトランジスタＴ７のベースに印加され
る。トランジスタＴ７のコレクタは、トランジス
タＴ８のベースに接続され、トランジスタＴ７の
エミツタは、トランジスタＴ９のベースに接続さ
れている。トランジスタＴ８のコレクタは、待機
状態のワード線のための電圧VWSTに接続され、
またトランジスタＴ９のエミツタは、0Vに接続
されている。トランジスタＴ８のエミツタからト
ランジスタＴ９のコレクタまでの接続は、１つの
ワードに対応して複数のセルが接続されているワ
ード線と結合されている。
第１図ではブロツクとして示されていた差動増
幅器は、第４図では、トランジスタＴ１０乃至Ｔ
１２並びに抵抗体R′及びR″より成る。トランジ
スタＴ１０及びＴ１１のベース電極は、ビツト線
に接続され、そしてこれらのトランジスタのコレ
クタは、各々１つの抵抗体R′を介して共通の電
源ノードV0に接続されている。信号の読取りに
対応する、出力電圧VSは、これらのトランジス
タの２つのコレクタの上で発生される。２つのト
ランジスタＴ１０及びＴ１１のエミツタは、トラ
ンジスタＴ１２のコレクタへ抵抗体R″を介して
一緒に接続されている。トランジスタＴ１２のエ
ミツタは、接地電位に接続され、ベース電極は、
読取りパルスを受け取る。この回路の動作は、第
１図に示された回路のものに対応するので、再度
述べることは避ける。しかしながら、差動増幅器
DVは、少なくとも充電動作の段階t2及びt3の間
に、出来る限り大きくなる入力抵抗を有しなけれ
ばならないことに注意されたい。
幅器は、第４図では、トランジスタＴ１０乃至Ｔ
１２並びに抵抗体R′及びR″より成る。トランジ
スタＴ１０及びＴ１１のベース電極は、ビツト線
に接続され、そしてこれらのトランジスタのコレ
クタは、各々１つの抵抗体R′を介して共通の電
源ノードV0に接続されている。信号の読取りに
対応する、出力電圧VSは、これらのトランジス
タの２つのコレクタの上で発生される。２つのト
ランジスタＴ１０及びＴ１１のエミツタは、トラ
ンジスタＴ１２のコレクタへ抵抗体R″を介して
一緒に接続されている。トランジスタＴ１２のエ
ミツタは、接地電位に接続され、ベース電極は、
読取りパルスを受け取る。この回路の動作は、第
１図に示された回路のものに対応するので、再度
述べることは避ける。しかしながら、差動増幅器
DVは、少なくとも充電動作の段階t2及びt3の間
に、出来る限り大きくなる入力抵抗を有しなけれ
ばならないことに注意されたい。
第５図は、ワード線及びビツト線に電流及び電
圧の曲線を有している。もう１つの例を示す。こ
の例と第１図及び第４図に示された回路との間の
違いは、充電電流IB０及びIB１が各々、AC乃至
はDCの電流成分より成り得るかどうかである。
このために、ビツト線の電流IBLは、IRO＋ICL
に等しい。ここで、電流ICLを与える容量CBL
は、ビツト線の容量を構成する。この電流につい
ては以下の関係が維持される。即ち、 ICL＝CBL・VW／Δt1 第５図の回路の好ましい例が、第６図に示され
ている。この図では、ワード線駆動器は、トラン
ジスタＴ１３及びＴ１４より成る。段階t1乃至t3
におけるワード線WLの関連信号の他かに、トラ
ンジスタＴ１３及びＴ１４についての入力信号
が、示されている。この回路構成では、容量性ビ
ツト線電流の場合、ワード線WLは、放電段階t3
の間に一定の電位に保持されるのではなくて、導
電にされたままである。この結果、ΔVBLにつ
いてのパルス曲線から全く明確に理解され得るよ
うに、より短い時間に、トランジスタＴ１及びＴ
４に結合しているビツト線について、より高い電
荷比Q1／Q4が達成される。
圧の曲線を有している。もう１つの例を示す。こ
の例と第１図及び第４図に示された回路との間の
違いは、充電電流IB０及びIB１が各々、AC乃至
はDCの電流成分より成り得るかどうかである。
このために、ビツト線の電流IBLは、IRO＋ICL
に等しい。ここで、電流ICLを与える容量CBL
は、ビツト線の容量を構成する。この電流につい
ては以下の関係が維持される。即ち、 ICL＝CBL・VW／Δt1 第５図の回路の好ましい例が、第６図に示され
ている。この図では、ワード線駆動器は、トラン
ジスタＴ１３及びＴ１４より成る。段階t1乃至t3
におけるワード線WLの関連信号の他かに、トラ
ンジスタＴ１３及びＴ１４についての入力信号
が、示されている。この回路構成では、容量性ビ
ツト線電流の場合、ワード線WLは、放電段階t3
の間に一定の電位に保持されるのではなくて、導
電にされたままである。この結果、ΔVBLにつ
いてのパルス曲線から全く明確に理解され得るよ
うに、より短い時間に、トランジスタＴ１及びＴ
４に結合しているビツト線について、より高い電
荷比Q1／Q4が達成される。
読取りの機構並びにそれに必要とされる回路の
利点が、以下のように要約される。即ち、 １ 今まで可能であつたものよりも、より速い速
度で、大きな読取り信号が得られる。
利点が、以下のように要約される。即ち、 １ 今まで可能であつたものよりも、より速い速
度で、大きな読取り信号が得られる。
２ 比較的大きな寄生読取り電流が、再記憶動作
をあまり臨界的にすることなく、アレイ中の非
選択セルに対して、許容できる。
をあまり臨界的にすることなく、アレイ中の非
選択セルに対して、許容できる。
３ PNPトランジスタの種々の電流増幅パラメ
ータ（トラツキング）は、読取り動作に逆の影
響を与えない。
ータ（トラツキング）は、読取り動作に逆の影
響を与えない。
４ 信号若しくは速度の観点からの読取り機能を
損なうことなく、比較的大きな許容誤差が、メ
モリ・セル及び制御回路の両方に可能である。
損なうことなく、比較的大きな許容誤差が、メ
モリ・セル及び制御回路の両方に可能である。
５ あまり複雑でない回路により、より速く且つ
より良い読取り信号が、得られる。
より良い読取り信号が、得られる。
最後に、待機状態の電流の供給並びに記憶のた
めの書込み動作は、公知の方法により、何ら困難
を伴なわずに、行なわれ得ることに注意された
い。
めの書込み動作は、公知の方法により、何ら困難
を伴なわずに、行なわれ得ることに注意された
い。
第１図は、メモリ・セルの基本的な回路図であ
る。第２図は、PNPメモリ負荷が必要に応じて
制御されて充電されるときの読取り機構について
の基本的な制御パルスを示す。第３図は、２段階
充電についてのパルスを示す。第４図は読取り機
構の回路のさらに例を示す。第５図は、容量性の
ビツト線電流を有する読取り機構を説明するため
メモリ・セルの等価回路を示す。第６図はワード
線に浮動電位を有する第５図の読取り機構のさら
に例である。
る。第２図は、PNPメモリ負荷が必要に応じて
制御されて充電されるときの読取り機構について
の基本的な制御パルスを示す。第３図は、２段階
充電についてのパルスを示す。第４図は読取り機
構の回路のさらに例を示す。第５図は、容量性の
ビツト線電流を有する読取り機構を説明するため
メモリ・セルの等価回路を示す。第６図はワード
線に浮動電位を有する第５図の読取り機構のさら
に例である。
Claims (1)
- 【特許請求の範囲】 １ MTLメモリ・セルを読取る方法において、 メモリ・セルのオン・トランジスタに接続され
た第１のビツト線トランジスタの実効蓄積時間定
数が、当該メモリ・セルのオフ・トランジスタに
接続された第２のビツト線トランジスタの実効蓄
積時間定数よりも大きくなるようにして、 ワード線の選択以後に、前記各ビツト線トラン
ジスタに接続されている各ビツト線を、スイツチ
手段により電流源に接続し、 前記第２のビツト線トランジスタの実効蓄積時
間定数よりも大きな時間長を有する第１の時間の
後に、前記電流源をスイツチ・オフし、 前記第２のビツト線トランジスタに蓄積された
電荷がほとんど放電され、一方前記第１のビツト
線トランジスタに蓄積された電荷が非常にゆつく
り放電されるような時間長の第２の時間に、前記
両電荷の放電を行なうこと、 を特徴とするメモリの読取り方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP81109368A EP0078335B1 (de) | 1981-10-30 | 1981-10-30 | Verfahren zum Lesen eines Halbleiterspeichers |
| EP81109368.1 | 1981-10-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5877092A JPS5877092A (ja) | 1983-05-10 |
| JPH0210519B2 true JPH0210519B2 (ja) | 1990-03-08 |
Family
ID=8187988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57135803A Granted JPS5877092A (ja) | 1981-10-30 | 1982-08-05 | メモリの読取り方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4521873A (ja) |
| EP (1) | EP0078335B1 (ja) |
| JP (1) | JPS5877092A (ja) |
| DE (1) | DE3173744D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0166046B1 (en) * | 1984-06-25 | 1988-08-24 | International Business Machines Corporation | Graphical display apparatus with pipelined processors |
| EP0455834A4 (en) * | 1989-11-21 | 1992-06-03 | Fujitsu Limited | Sense amplifier control circuit |
| US5281873A (en) * | 1989-11-21 | 1994-01-25 | Fujitsu Limited | Sense amplifier control circuit |
| US5121357A (en) * | 1990-04-30 | 1992-06-09 | International Business Machines Corporation | Static random access split-emitter memory cell selection arrangement using bit line precharge |
| JP3551468B2 (ja) * | 1994-05-06 | 2004-08-04 | ソニー株式会社 | Ｓｒａｍメモリセルの動作方法 |
| US8547756B2 (en) | 2010-10-04 | 2013-10-01 | Zeno Semiconductor, Inc. | Semiconductor memory device having an electrically floating body transistor |
| US8130547B2 (en) * | 2007-11-29 | 2012-03-06 | Zeno Semiconductor, Inc. | Method of maintaining the state of semiconductor memory having electrically floating body transistor |
| US10340276B2 (en) | 2010-03-02 | 2019-07-02 | Zeno Semiconductor, Inc. | Method of maintaining the state of semiconductor memory having electrically floating body transistor |
| JP6756878B1 (ja) * | 2019-06-17 | 2020-09-16 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2816949C3 (de) * | 1978-04-19 | 1981-07-16 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolithisch integrierte Halbleiteranordnung und deren Verwendung zum Aufbau einer Speicheranordnung |
| DE2926050C2 (de) * | 1979-06-28 | 1981-10-01 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verfahren und Schaltungsanordnung zum Lesen Und/oder Schreiben eines integrierten Halbleiterspeichers mit Speicherzellen in MTL-Technik |
| US4292675A (en) * | 1979-07-30 | 1981-09-29 | International Business Machines Corp. | Five device merged transistor RAM cell |
| DE2951945A1 (de) * | 1979-12-22 | 1981-07-02 | Ibm Deutschland Gmbh, 7000 Stuttgart | Schaltungsanordnung zur kapazitiven lesesignalverstaerkung in einem integrierten halbleiterspeicher mit einem intergrierten halbleiterspeicher mit speicherzellen in mtl-technik |
| US4302823A (en) * | 1979-12-27 | 1981-11-24 | International Business Machines Corp. | Differential charge sensing system |
-
1981
- 1981-10-30 EP EP81109368A patent/EP0078335B1/de not_active Expired
- 1981-10-30 DE DE8181109368T patent/DE3173744D1/de not_active Expired
-
1982
- 1982-08-05 JP JP57135803A patent/JPS5877092A/ja active Granted
- 1982-09-02 US US06/414,122 patent/US4521873A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5877092A (ja) | 1983-05-10 |
| DE3173744D1 (en) | 1986-03-20 |
| EP0078335A1 (de) | 1983-05-11 |
| US4521873A (en) | 1985-06-04 |
| EP0078335B1 (de) | 1986-02-05 |
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