JPS5877092A - メモリの読取り方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は、公知の読取り機構に比べて読取り速度がかな
り向上芒れた、ＭＴＬメモリについての読取り機構に関
する。

〔先行技術〕

特開昭５１−１１４［１３６号により、セルがバイポー
ラ・トランジスタでフリップ・フロップに構成嘔れ、そ
して読取り／書込み用結合素子がショットキ・ダイオー
ドで構成された集積半導体メモリを、動作させる方法並
びに回路構成が公知となっている。フリップ・フロップ
の負荷素子は、高抵抗の抵抗体、又は電流源としてスイ
ッチでれるトランジスタである。メモリ・セルの読取り
／書込みサイクルは、複数の段階で行なわれ、そしてセ
ルは、ワード線及びピット線の電圧レベル変化に応答し
て選択てれる。読取り又は書込みの速度を増大きせると
ともに、電力消失を減少嘔せるために、ビット線は、導
通したメモリ・セル・トランジスタにより接地電位に放
電てれる。メモリの読取り段階の間に、ビット線は極く
わずかだけ充電坏れるので、メモリ・セルを通って流れ
る充電電流は、非常に小濱い。近年、Ｍ’ＴＬ（Ｍｅｒ
ｇｅｄＴｒａｎａｉｓｔｏｒ　　Ｌｏｇｉｃ）又はＩ２
Ｌ、（ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎ　　Ｌ
ｏｇｉｃ）という用語で、専門文献において知られるよ
うになってきた、バイポーラ・トランジスタを用いる論
理回路及び集積半導体の技術分野においては、活発な開
発が行なわれてきた。ＩＥＥＥ　　’Ｊｏｕｒｎａｌ　
　ｏｆ　　５ｏｌｉｄ　　５ｔａｔｅＣｉｒｃｕｉｔｓ
、Ｖｎｌ、ＳＣ／７、＆５．０ｃｔｏｂｅｒ１９７２の
６４０頁以下の論文を参照されたい。関係した解決策が
また、米国特許第５７５６４７７号及び第３８１６７４
８号により、公知にされて□ いる。

バイポーラ・トランジスタのセルを有するメモリは、Ｍ
ＴＬのものと類似する構造をなし、そしてメモリ・セル
の選択のために、ピットのデータ乃至は制御の線の容量
を充電する必要がある。ビット線の容量の電圧振幅は、
選択芒れたワード線のものにほぼ対応している。前に述
べたように、容量性の放電電流は、選択てれたワード線
のメモリ・セル及びワード線駆動器を介して接地電位ま
で放電される。アレイ中にメモリ・セルが多数存在する
場合には、これは次のような不利な点を有する。即ち、
駆動器の回路に必要な領域、各駆動器の電力消興、並び
にワード線選択の間の遅延時間が過度に大きくなり、用
いられるＭＴＬ構造の利点を除去してしまう。それ故に
、特願昭５５−６０７７８号は、次のような特徴を有し
、メモリ・セルがＭＴＬ技術によりバイポーラ・トラン
ジスタでフリップ・フロップ構成された集積半導体メモ
リを、読取り及び書込む方法、並びに回路構成を述べて
いる。即ち、読取り又は薔込み動作の□ 間に、線の容量が放電されるし、そして読取り／書込み
回路が提供嘔れている。また、非選択メモリ・セルの入
力容量のみを放電することにより、メモリ・セルを読取
り乃至は書込むのに必要な電流が発生？れ、そして読取
り乃至は書込みのために選択されたメモリ・セルへ直接
印加式れる。このために、特に、ビット線容蓋の放電電
流が、選択嘔れたメモリ・セルを読取り乃至は誓込むた
めに用いられる。選択嘔れたメモリ、パセルについての
、ビット線及び注入器の接合容量からの放電電流は、注
入器の拡散容量を充電し、そして、これ、らの拡散容量
は、オン側よりもオフ側で非常に迅速に放電される。そ
れで、読取り信号は、種々の速度で入出力側における容
量を放電する結果生じる差信号となる。

し、かしながらζこの読取シの機構は、ビット線ＰＮＰ
）ランジスタの充電動作が制御されないので１．従って
得られる読取り信号が最適なものになっていないという
１．不利な点を有している。

〔本発明のｉ的並びに要旨〕

それ故に、′本発明Ｑ自的は、次のような特徴を有し、
メモリ・−セ−りがＭＴＬ技術によｐバイポーラ・トラ
ンジスタでフリップ・フロップ構成でね今集積半導体メ
モリを、読取る方法並びにその回と・構成を提供するこ
とである。、その特徴と顛よ　　゛り強く且つより速い
読取り信号が、異なる実効−蓄積時間定数を使用するこ
とにより、そして必要に応じてビット線トランジスタを
充電することにより、発生されることである。

本発明による読取り機構並びにその回路の利点は、ビッ
ト線トラレジスターを必要に応じて充電することにより
、そして異なる実効蓄積時間定数を必要に応じて使用す
ることにより、特別の成分を回路に必要とすることなく
、より強く且つより速い読取り信号が発生でれ得ること
でろる。嘔らに、比較的大きな寄生読取り電流が５．非
選択メモリ・セルに対して許容でれる。全体として回路
の複雑嘔は減少嘔れるが、一般に技術的には困難である
再記憶動作があまり臨界的ではなくなる。その上、読取
り動作は、トランジスタの種々の電流増幅、Ｓラメータ
によって大きく影響されることはなく、また、メモリ・
セル及び制御回路の比較的大きな許容誤差が、読取シ動
作をめまシ信頼できないものにすることもない。嘔らに
、待機電流の供給並びに書込み動作は、公知の方法で行
なわれ得る。

〔本発明の実施例〕

本発明を実施する１つの詳述てれた方法が、添付図面を
参照して、以下に示される。

第１図は、ワード線ＷＬとビット線ＢＯ及びＢ１との交
差点にメモリ・セルＣが配置てれた、ＭＴＬメモリの一
部分を示す。第１図は、１つのワード線ＷＬと１組のビ
ット線ＢＯ，Ｂ１のみを示している。ビット線ＢＯは、
スイッチＳＯにより電流源ＩＲＤＯに接続てれ、そして
ビット線Ｂ１は、スイッチＳ１により電流源Ｉ　ＲＤＯ
に接続嘔れている。両ビット線ＢＯ及びＢ１は、差動増
幅器ＤＶによシ終結嘔れている。第１図ではメモリ・セ
ルＣＯのみが詳細に示されているが、メモリ・セルＣＯ
乃至ＣＮが、スイッチ５Ｏ１Ｓ１と差動増幅器との間に
配置嘔れる。メモリ・セルＣ１ない１．ｃＮについては
、接続のみが、概略的に表わ嘔れている。詳細にポケれ
たメモリ・セルＣＯは、ＰＮＰ　）ランク、スタＴ１及
びＴ４が、メモリ・セルＣＯの２つの交差結合式れたＮ
ＰＮトランジスタＴ２及びＴ３を、ビット線ＢＯ及びＢ
１へ各々接続する構成となっている。ＰＮＰ　）ランジ
スタＴ１及びＴ４の注入電極並びにＮＰＮトランジスタ
Ｔ２及びＴ５のエミッタは、ワード線ＷＬＫ接続てれて
いる。概略的に水式れているように、１つのワード線に
属する■らに多くのメモリ・セルがつながれる。

第１図の回路の動作を述べる前に、第２図のパルス波形
が、原理的に説明される。

最初は、０．５　Ｖが待機状態に対応し、Ｏｖが選択状
態に対応する、ワード線の電圧曲線を示す。

次にピッ）＠Ｂ　Ｏ及びＢ１の電流ＩＢＯ及びＩＢｌが
、そして差動増幅器ＤＶの入力で生じる電圧ＶＢＯ及び
ＶＢｌが、最後に差信号ΔＶＢＬが、各々示されている
。

第２図のパルス波形は、次のような時間条件に従う。即
ち、 ｔｌ＞Ｏ Ｔ　ＳＡＴ＞　ｔ　　２　＞　ｒ　ｅ ｒ　ＳＡＴ＞ｔ　３＞　ｔ　ｅ 第１図の基本的な回路図に詳細に示式れたメモリ・セル
ｃｏが、この場合に選択式れるものと仮定される。回路
図に示された２つの電圧パルスのうちのアップ・レベル
が待機状態に対応し、ダウン・レベルが読取υ状態に対
応するととに、注意されたい。ビット線の組ＢＯ，Ｂ１
におけるセルＣＯは、ワード線ＷＬの負のパルス（図示
されず）により、公知の方法で選択される。この場合に
もまた、高レベルは、セルが選択式れない待機状態に対
応し、そして低レベルは、セルが選択式れることに対応
する。ＰＮＰ）ランジスタの蓄積時間定数は、次のよう
に仮定されることに注意場れたい。即ち、 τＳＡＴ＞τｅ 同時に又は最小の遅延時間ｔ１で（第２図参照）、２つ
の同じ電流源ＩＲＤ（１、スイッチＳＯ及びＳｌにより
ビット線ＢＯ及びＢＩＫ接続嘔れる。

ツレで、２つのビット線ＰＮＰ）ランジスタＴ１及びＴ
４の２つの注入器は、同じ電流が供給される。時間ｔ１
（第２図参照）の経過後、電流源■ＲＤＯはスイッチ・
オフされるが、スイッチ動作時間は、次の条件が満足式
れるように制御されて行なわれる。即ち、 ｔ　２〉〉　τ　ｅ τｅは、オフ状態にめるＮＰＮ　）ランジスタＴ３に接
続嘔れたＰＮＰ）ランジスタＴ４の蓄積時間定数である
。

先に述べたように、同じ電流が印加される場合には、非
常に飽和１れるＰＮＰ　）ランジスタＴ１はかなり多く
の電荷を貯蔵するので、スイッチ・オンされたＮＰＮ　
）ランジスタＴ２に接続されているトランジスタＴ１の
実効蓄積時間定数τＳＡＴは、非常に大きな値を有する
（τＳ　Ａ　Ｔ　＞＞τｅ）。

時間ｔ２＞＞τθ後にＰＮＰ）ランジスタＴ４に貯蔵さ
れる電荷は、次のようになる。即ち、Ｑ４〜工ＲＤＯ・
τｅ しかしながら、電流が供給爆れる間の時間ｔ２が時間定
数τＳＡＴを越えるなら、非常に飽和式れるＰＮＰ　）
ランジヌタＴ１は、非常に多くの電荷を貯蔵することが
できる。即ち、 ’Ｑ１〜ＩＲＤＯ・τＳＡＴ もし時間ｔ２がさらに長いなら、電荷Ｑ１１ｄ、もはや
増加しない。２つのトランジスタＴ１及びＴ４について
の貯蔵電荷Ｑ１対Ｑ４に関して出来る限り高い比を得る
ために、次のように選択することが必要である。即ち、 ｔ　２　〉〉τ　ｅ 他方、ｔ２Ｆｉ、その時間、の後に、電荷の差が顕著に
は増加しなくなるので、大幅にτＳＡＴを越えてはな゛
らない。

１工、読取り信号の発生の第２段階は、次のようになる
。電流源ＩＲＤＯがスイッチ・オフてれた後に、貯蔵電
荷Ｑ１及びＱ４が放電される。貯蔵電荷Ｑ１及びＱ４の
充電動作同様放電動作は、２つの異なる時間定数τｅ及
びてＳＡＴに依存する。もし放電段階の時間ｔ３がτｅ
よりも長くなるように選択されるなら、ＰＮＰ）ランジ
ヌタＴ４の電荷Ｑ４は、はぼ完全に放電？れる。放電段
階の始めにおいてとにかくより大きい、ＰＮＰ）ランジ
ヌタＴ１の貯蔵電荷Ｑ１は、大変遅い速度で放電される
。ｔ３＜τＳＡＴでは、ＰＮＰ）ランジスタの電荷Ｑ１
のうちの大部分が、また存在している。従って、制御逼
れた放電段階ｔ３により、残っている貯蔵電荷のＱ１対
Ｑ４の比をかなり増加嘔せることが可能でるる。もし、
段階ｔ３に続いて直ちに、ワード線の電圧が、比較的迅
速に最初の値に戻されるなら（第２図のワード線のＴＲ
を参照）、２．、つのビット線ＰＮＰ　）ランジヌタＴ
１及びＴ４の注入器は、突然、スイッチ・オフでれ、そ
して、残りの貯蔵電荷Ｑ１及びＱ４は、ビット線容量を
再充電する。残っている電荷Ｑ１並びに電荷の比Ｑ１対
Ｑ４が増々大きくなればなるほど、読取り信号ΔＶＢＬ
に対応する、ビット線の電圧差、は大きくなる。このよ
うに注入器の再見電動作を制御することによシ、非常に
大きな読取り信号ΔＶＢＬが、比較的短い時間の後に、
即ち、幾つかの時間定数τｅの後に、得られる。今まで
公知になっていた読取りシステムでは、時間の決定要因
は、時間定数τＳＡＴよりも非常に大きく、そして読取
り信号の振幅は、かなり不埒い。

従って、新規な読朋り機構は、公知の読取りシステムに
比べて、かなり改良された読取り速度を与える。ＭＴＬ
メモリ・セルについて述べられた。

爆らに、より大きな読取り電圧が得られるので、たとえ
プロセス・パラメータの許容誤差が不都合であっても、
十分に大きな読取り信号がまた利用できる。第３図のパ
ルス波形は、第１図及び第２゜図により説明された読取
り機構の変形を示す。この場合１．電荷の貯蔵を確立す
るのに必要な時間を減少するために、比較的短いピーク
電流ＩＢＬ（第６図の真中の曲線を参照）で、”２段階
の充電動作が行なわれる。この図は、また、読取り信号
ΔＶ　Ｂ　Ｌ＝Ｖ　Ｓの時間曲線の他かに、ワード線Ｗ
Ｌの電圧曲線、並びにビット線ＢＯ及びＢ１の電流曲線
をも示している。第４図は、本発明によるＭＴＬメモリ
・セルの読取り機構について詳細にでれた回路図である
。この場合、スイッチＳＯ及びＳｌは、ＮＰＮ　）ラン
ジスタＴ５及びＴ６である。

両トランジスタＴ５及びＴ６は、各々、エミッタがビッ
ト線ＢＯ及びＢ１に接続式れ、コレクタが抵抗体Ｒを介
して共通の電圧ノードｖＯに接続されている。読取り動
作に必要な制御信号は、これら２つのトランジスタＴ５
及びＴ６のベースに印加場れる。時間ｔ１及びｔ２の段
階が、表わされている。ワード線ＷＬは、トランジスタ
Ｔ７乃至Ｔ９より成るワード線駆動器により提供される
。

ワード線選択パルヌは、時間ｔ１＋ｔ２＋ｔ３の間に、
ワード線駆動器の入力、即ちトランジスタＴ７のベース
に印加嘔れる。トランジスタＴ７のコレクタは：トラン
ジスタテ８のベースに接続でれ、トランジスタＴ７のエ
ミッタは、トランジスタＴ９のベースに接続嘔れている
。トランジスタＴ８のコレクタは、待機状態のワード線
のための電圧ＶＷＳＴに接続され、またトランジスタＴ
９のエミッタは、Ｏｖに接続嘔れている。トランジスタ
Ｔ８のエミッタからトランジスタＴ９のコレクタまでの
接続は、１つのワードく対、応して複数のセルが接続さ
れているワード線と結合されている。

第１図ではブロックとして示逼れていた差動増幅器は、
第４図では、トランジスタＴ１０乃至Ｔ１２並びに抵抗
体Ｒ′及びＲ”より成る。トランジスタＴ１０及びＴ１
１のベース電極は、ビット線に接続され、そしてこれら
のトランジスタのコレクタは、各々１つの抵抗体Ｒ′　
を、介して共通の電源ノードｖＯに接続されている。信
号の読取りに対応する、出力電圧ｖＳは、これらのトラ
ンジスタの２つのコレクタの上で発、主１れる。２つの
トランジスタＴ１０及びＴ１１のエミッタは、トランジ
スタＴ１２のコレクタへ抵抗体Ｒ”を介して一緒に接続
されている。トランジスタＴ１２のエミッタは、接地電
位に接続嘔れ、ベース電極は、読取りパルスを受は取る
。この回路の動作は、第１図に示された回路のものに対
応するので、再度述べることは避ける。しかしながら、
差動増幅器ＤＶは、少なくとも充電動作の段階ｔ２及び
ｔ３の間に、出来る限り大きくなる入力抵抗を有しなけ
ればならないことに注意されたい。

第５図は、ワード線及びビット線に電流及び電圧の曲線
を有している、もう１つの例を示す。この例と第１図及
び第４図に示された回路との間の違いは、充電電流ＩＢ
Ｏ及びＩＢｌが各々、ＡＣ乃至はＤＣの電流成分より成
り得るかどうかである。このために、ビット線の電流１
１１１は、ＩＲＱ＋ＩＣＬに等しい。ここで、電流ＩＣ
Ｌを与える容量ＣＢＬは、ビット線の容量を構成する。

この電流については以下の関係が維持嘔れる。即ち、Δ
ｔ１ 第５図の回路の好ましい例が、第６図に示されている。

この図では、ワード線駆動器は、トランジスタＴ１３及
びＴ１４より成る。段階ｔｌ乃至ｔ３におけるワード線
ＷＬの関連信号の他かに、トランジスタＴ１５及びＴ１
４についての入力信号が、示されている。この回路構成
では、容量性ビット線電流の場合、ワード線ＷＬは、放
電段階ｔ３の間に一定の電位に保持場れるのではなくて
、導電にでれたままである。この結果、Ｊ、　Ｖ　Ｂ　
Ｌについてのパルス曲線から全く明確に理解され得るよ
うに、より短い時間に、トランジスタＴ１及びＴ４に結
合しているビット線について、より高い電荷比Ｑ１／Ｑ
４が達成される。

読取りの機構並びにそれに必要とされる回路の利点が、
以下のように要約でれる。即ち、１、　今まで可能でめ
ったものよりも、より速い速度で、大きな読取り信号が
得られる。

２、比較的大きな寄生読取り電流が、再記憶動作をあま
り臨界的にすることなく、アレイ中の非選択セルに対し
て、許容上きる。　　・３、ＰＮＰ）ランジスタの種々
の電流増幅パラメータ（トラッキング）は、読取り動作
に逆の影響産与えないっ ４、信号若しくは速度の観点からの読取り機能を損なう
ことなく、比較的大きな許容誤差が、メモリ・セル及び
制御回路の両方に可能である。

５、口まシ複雑でない回路により、よシ速く且つよシ良
い読取り信号がミ得られるっ 最後に、待機状態の電流の供給並びに記憶のための書込
み動作は、公知の方法により、何ら困難を伴なわずに、
行なわれ得ることに注意妊れたいっ

【図面の簡単な説明】

第１図は、メモリ・セルの基本的な回路図であるっ第２
図は、ＰＮＰメモリ負荷が必要に応じて制御逼れて充電
でれるときの読取り機構につい１の基本的な制御パルス
を示す。第５図は、２段階充電についてのパルスを示す
っ第４図は読取り機構の回路の嘔らに例を示す。第５図
は、容量性のビット線電流を有する読取９機構を説明す
るためメモリ・セルの等価回路を示す。第一６図はワー
ド線に浮動電位を有する第５図の読取り機構の嘔らに例
である。

Claims (1)

1. 【特許請求の範囲】 ＭＴＬメモリ・セルを読取る方法において、メモリ・セ
   ルのオン・トランジスタに接続式れた第１のビット線ト
   ランジスタの実効蓄積時間定数が、当該メモリ・セルの
   オフ・トランジスタに接続された第２のピット線トラン
   ジスタの実効蓄積時間定数よりも大きくなるようにして
   、ワード線の選択以後に、前記各ピット線トランジスタ
   に接続てれている各ビット線を、スイッチ手段により電
   流源に接続し、 前記第２のビット線トランジスタの実効蓄積時間定数よ
   りも大きな時間長を有する第１の時間の後に、前記電流
   源をスイッチ・オフし、前記第２のビット線トランジス
   タに蓄積てれた電荷がほとんど放電場れ、一方前記第１
   のビット線トランジスタに蓄積された電荷が非常にゆっ
   くり放電されるような時間長の第２の時間に、前記両電
   荷の放電を行なうこと、 を特徴とするメモリの読取り方法。