JPH02105456A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02105456A JPH02105456A JP63258668A JP25866888A JPH02105456A JP H02105456 A JPH02105456 A JP H02105456A JP 63258668 A JP63258668 A JP 63258668A JP 25866888 A JP25866888 A JP 25866888A JP H02105456 A JPH02105456 A JP H02105456A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- impurity diffusion
- polycrystalline silicon
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にバイポーラ・トランジ
スタを基本素子とする半導体装置に関する。
スタを基本素子とする半導体装置に関する。
バイポーラ・ランダム・アクセス・メモリ装置（以下Ｂ
ｉ ｐ−ＲＡＭという）は高速動作を必要とする機器
によく用いられるが、今日ではＰＮＰ型トランジスタを
負荷としたＮＰＮトランジスタ・フリップ・フロップ構
成のクロスカップル形ｐｎｐｎメモリ・セルを用いたも
のがその主流となっている。これは最も集積度があげら
れるからである。
ｉ ｐ−ＲＡＭという）は高速動作を必要とする機器
によく用いられるが、今日ではＰＮＰ型トランジスタを
負荷としたＮＰＮトランジスタ・フリップ・フロップ構
成のクロスカップル形ｐｎｐｎメモリ・セルを用いたも
のがその主流となっている。これは最も集積度があげら
れるからである。
、第４図および第５図はそれぞれ従来のクロスカップル
型ｐｎｐｎメモリ・セルの等価回路図およびその一方の
側の素子構造を示す半導体装置の断面図である。第５図
において、セル素子はＰ型半導体基板Ｓの上に形成され
た不純物濃度の高いＮ＋型埋込み半導体層Ｃ１およびそ
の上の比較的低濃度のＮ−型半導体層Ｃ２をコレクタ領
域とし、その表面に形成されたベース領域Ｂとエミッタ
領域ＥｏとによりＮＰＮ）−ランジスタを構成しており
、また、Ｎ−型半導体層Ｃ２表面のＰ十型不純物拡散領
域Ｅ１は、ラテラルＰＮＰトランジスタのエミッタ領域
となっている。ここで、Ｃ５はコレクタ領域のＮ＋型埋
込み半導体層Ｃ１およびＮ−型半導体層０２領域と電［
！ Ｄ ｔとの間を低抵抗で接続するために設けられた
高濃度のＮ＋型不純物拡散領域である。
型ｐｎｐｎメモリ・セルの等価回路図およびその一方の
側の素子構造を示す半導体装置の断面図である。第５図
において、セル素子はＰ型半導体基板Ｓの上に形成され
た不純物濃度の高いＮ＋型埋込み半導体層Ｃ１およびそ
の上の比較的低濃度のＮ−型半導体層Ｃ２をコレクタ領
域とし、その表面に形成されたベース領域Ｂとエミッタ
領域ＥｏとによりＮＰＮ）−ランジスタを構成しており
、また、Ｎ−型半導体層Ｃ２表面のＰ十型不純物拡散領
域Ｅ１は、ラテラルＰＮＰトランジスタのエミッタ領域
となっている。ここで、Ｃ５はコレクタ領域のＮ＋型埋
込み半導体層Ｃ１およびＮ−型半導体層０２領域と電［
！ Ｄ ｔとの間を低抵抗で接続するために設けられた
高濃度のＮ＋型不純物拡散領域である。
このセル素子の構造においては、誘電体絶縁理工２に隣
接して設けられたラテラルＰＮＰトランジスタのエミッ
タ用高濃度不純物拡散層Ｅ１およびコレクタ電極引出用
の高濃度拡散Ｍ Ｃ３は、それぞれ高濃度（〜１０２０
ｃ＋ｔ＋−３）でかつ表面から深い距！（０，５〜１μ
ｍ程度）まで不純物をドープすることが必要である。し
かし、一般に行なわれている熱拡散法またはイオン注入
法では、どちらの場合でも表面から深くドープするとマ
スクパターンに対して横方向への拡散が大きくなる。た
とえば、絶縁保護膜Ｉ、上にマスク・パターンを用いて
電極引出し用の開口部を設けると、半導体表面に平行な
横方向への拡散はＸｌ ＋ Ｘ２のように大きなものと
なる。そのため、この拡散距離Ｘ、、Ｘ２をあらかじめ
考慮したマスク・パターン・マージンが必要となるので
高集積化が妨げられている。
接して設けられたラテラルＰＮＰトランジスタのエミッ
タ用高濃度不純物拡散層Ｅ１およびコレクタ電極引出用
の高濃度拡散Ｍ Ｃ３は、それぞれ高濃度（〜１０２０
ｃ＋ｔ＋−３）でかつ表面から深い距！（０，５〜１μ
ｍ程度）まで不純物をドープすることが必要である。し
かし、一般に行なわれている熱拡散法またはイオン注入
法では、どちらの場合でも表面から深くドープするとマ
スクパターンに対して横方向への拡散が大きくなる。た
とえば、絶縁保護膜Ｉ、上にマスク・パターンを用いて
電極引出し用の開口部を設けると、半導体表面に平行な
横方向への拡散はＸｌ ＋ Ｘ２のように大きなものと
なる。そのため、この拡散距離Ｘ、、Ｘ２をあらかじめ
考慮したマスク・パターン・マージンが必要となるので
高集積化が妨げられている。
従来、この横方向の拡散マージンによる影響を最小限に
するため、高濃度不純物拡散層Ｅ１およびＣ５は、それ
ぞれ素子の外周を囲んでいる素子分離用誘電体絶縁層■
２に接するように配置され、一方向の横方向拡散を絶縁
層Ｉ２の壁で妨げる手段がとられている。
するため、高濃度不純物拡散層Ｅ１およびＣ５は、それ
ぞれ素子の外周を囲んでいる素子分離用誘電体絶縁層■
２に接するように配置され、一方向の横方向拡散を絶縁
層Ｉ２の壁で妨げる手段がとられている。
、このように、上述した従来のＢ ｉ ｐ −ＲＡＭの
セル素子では、ラテラルＰＮＰ）ランジスタのエミッタ
領域用およびコレクタ電極引出用の高濃度不純物拡散領
域Ｅ、およびＣ３は、その領域を決定するマスク・パタ
ーンに対して基板表面に平行な横方向への大きな拡散（
０，５〜１μｍ）を弓き起こすため、この広がりを考慮
したマージンをデバイス面積中に見積る必要があり、高
集積化のためのセル面積の縮小化に大きな問題が生じる
。
セル素子では、ラテラルＰＮＰ）ランジスタのエミッタ
領域用およびコレクタ電極引出用の高濃度不純物拡散領
域Ｅ、およびＣ３は、その領域を決定するマスク・パタ
ーンに対して基板表面に平行な横方向への大きな拡散（
０，５〜１μｍ）を弓き起こすため、この広がりを考慮
したマージンをデバイス面積中に見積る必要があり、高
集積化のためのセル面積の縮小化に大きな問題が生じる
。
また、この大きな素子面積は、第４図の等価回路図に示
したように、埋込みコレクタ・基板間の寄生容Ｎ Ｃｃ
ｓを大きくして回路の動作速度を遅らせる大きな原因
となり、さらに、ラテラルＰＮＰトランジスタのエミッ
タ拡散領域Ｅ１の広がりによりベース・エミッタ間の接
合面積が大きくなりこの部分の接合容量Ｃｅｂを増大さ
せるため、デバイスのスイッチング速度を遅らせると同
時に、拡散距離のバラツキがトランジスタの増幅率ｈ「
。に大きな影響を与え、デバイス特性を不安定にさせる
。
したように、埋込みコレクタ・基板間の寄生容Ｎ Ｃｃ
ｓを大きくして回路の動作速度を遅らせる大きな原因
となり、さらに、ラテラルＰＮＰトランジスタのエミッ
タ拡散領域Ｅ１の広がりによりベース・エミッタ間の接
合面積が大きくなりこの部分の接合容量Ｃｅｂを増大さ
せるため、デバイスのスイッチング速度を遅らせると同
時に、拡散距離のバラツキがトランジスタの増幅率ｈ「
。に大きな影響を与え、デバイス特性を不安定にさせる
。
本発明の目的は、上記の問題点に鑑み、ラテラルＰＮＰ
トランジスタのエミッタ領域および拡がりを抑制したバ
イポーラ・ランダム・アクセス・メモリ・セルを備えた
半導体装置を提供することである。
トランジスタのエミッタ領域および拡がりを抑制したバ
イポーラ・ランダム・アクセス・メモリ・セルを備えた
半導体装置を提供することである。
本発明によれば、半導体基板表面に形成される半導体素
子を相互に分離する素子間分離用誘電体絶縁層に隣接し
てＮ型またはＰ型の不純物拡散領域を形成する半導体装
置は、前記不純物拡散領域を゛前記誘電体絶縁層に側面
の一つを完全に接する高ドープの埋込み多結晶シリコン
層と該多結晶シリコン層からの熱拡散で形成される多結
晶シリコン層表面近傍の高濃度不純物領域とで形成する
ことを含んで構成される。
子を相互に分離する素子間分離用誘電体絶縁層に隣接し
てＮ型またはＰ型の不純物拡散領域を形成する半導体装
置は、前記不純物拡散領域を゛前記誘電体絶縁層に側面
の一つを完全に接する高ドープの埋込み多結晶シリコン
層と該多結晶シリコン層からの熱拡散で形成される多結
晶シリコン層表面近傍の高濃度不純物領域とで形成する
ことを含んで構成される。
第１図は本発明の一実施例を示すクロスカップル型ｐｎ
ｐｎメモリ・セルの一方の側の素子構造を示す半導体装
置の断面図である。本実施例によれば、本発明の半導体
装置は、素子分離用誘電体絶縁層■２で区切られた素子
内のＰ型半導体基板Ｓ上にＮ＋型埋込み層Ｃ１およびＮ
−型半導体層Ｃ２とがそれぞれ形成され、更にその表面
にはＮＰＮ）ランジスタのエミッタ領域Ｅ。およびベー
ス領域Ｂが形成される。また、ラテラルＰＮＰトランジ
スタのエミッタ領域を形成する高濃度不純物拡散領域Ｅ
１がＰ型窩ドープド多結晶シリコン層Ｐ１の壁面を取囲
むようにＮＰＮトランジスタのベース領域Ｂに隣接して
形成され、それぞれの引出電極としてＤ１〜Ｄ４が設け
られる６本実雄側によれば、このラテラルＰＮＰ トラ
ンジスタのエミッタ領域用不純物拡散領域Ｅ１は、必要
最小限の大きさに形成された引出電極Ｄ４の直下に形成
されたボロンなどのＰ型不純物を高濃度にドープした多
結晶シリコン層Ｐｌがらのわずかなく５０．１８ｍ）不
純物拡散で形成することができる。このようにすると、
素子分離用誘電体絶縁Ｎ ｒ ２と多結晶シリコン層Ｐ
ｌとの間の領域には不必要なエミッタ領域用不純物拡散
領域Ｅ１は形成されず、不純物もシリコン酸化物などの
絶縁層中へほとんど拡散させずにすむ。
ｐｎメモリ・セルの一方の側の素子構造を示す半導体装
置の断面図である。本実施例によれば、本発明の半導体
装置は、素子分離用誘電体絶縁層■２で区切られた素子
内のＰ型半導体基板Ｓ上にＮ＋型埋込み層Ｃ１およびＮ
−型半導体層Ｃ２とがそれぞれ形成され、更にその表面
にはＮＰＮ）ランジスタのエミッタ領域Ｅ。およびベー
ス領域Ｂが形成される。また、ラテラルＰＮＰトランジ
スタのエミッタ領域を形成する高濃度不純物拡散領域Ｅ
１がＰ型窩ドープド多結晶シリコン層Ｐ１の壁面を取囲
むようにＮＰＮトランジスタのベース領域Ｂに隣接して
形成され、それぞれの引出電極としてＤ１〜Ｄ４が設け
られる６本実雄側によれば、このラテラルＰＮＰ トラ
ンジスタのエミッタ領域用不純物拡散領域Ｅ１は、必要
最小限の大きさに形成された引出電極Ｄ４の直下に形成
されたボロンなどのＰ型不純物を高濃度にドープした多
結晶シリコン層Ｐｌがらのわずかなく５０．１８ｍ）不
純物拡散で形成することができる。このようにすると、
素子分離用誘電体絶縁Ｎ ｒ ２と多結晶シリコン層Ｐ
ｌとの間の領域には不必要なエミッタ領域用不純物拡散
領域Ｅ１は形成されず、不純物もシリコン酸化物などの
絶縁層中へほとんど拡散させずにすむ。
第２図（ａ）〜（ｂ）は本発明半導体装置のラテラルＰ
ＮＰ トランジスタのエミッタ領域の形成工程図で、埋
込み電極用の高ドープド多結晶シリコンＰ、の形成は、
まず第２図（ａ）が示すように素子分離用誘電体絶縁層
Ｉ２の形成前に行われる。すなわち、基板Ｓ上に垂直な
講掘りエツチングをまず行い、ついでこの溝内へＰ型不
純物を高濃度に添加した多結晶シリコン層Ｐ１が埋込ま
れる。つぎに、第２図（ｂ）が示すように、埋込まれな
この多結晶シリコン層Ｐ１の一部を含むように素子分離
用誘電体絶縁層Ｉ２のための満１゜が掘られ、ついで絶
縁物質が埋設される。ここで残された多結晶シリコン層
Ｐ、は、絶縁体に接した必要最小限の大きさをもつ不純
物拡散源となるので、９５０℃の温度で約３０分の熱処
理を行えばエミッタの不純物拡散領域Ｅ、が形成される
。以上のような構造のエミッタ拡散領域は、表面に平行
な横方向への不純物の拡散距離Ｘ１が最小限に抑えられ
るので、このマージン分をセル面積内に取、る必要がな
くなる。このためコレクタ基板間容量ＣＣ５は小さくな
り、同時にＰＮＰ ）ランジスタのエミッタ・コレクタ
間容ｉ ｃ ｅｂも拡散領域の縮小に伴い小さくなる。
ＮＰ トランジスタのエミッタ領域の形成工程図で、埋
込み電極用の高ドープド多結晶シリコンＰ、の形成は、
まず第２図（ａ）が示すように素子分離用誘電体絶縁層
Ｉ２の形成前に行われる。すなわち、基板Ｓ上に垂直な
講掘りエツチングをまず行い、ついでこの溝内へＰ型不
純物を高濃度に添加した多結晶シリコン層Ｐ１が埋込ま
れる。つぎに、第２図（ｂ）が示すように、埋込まれな
この多結晶シリコン層Ｐ１の一部を含むように素子分離
用誘電体絶縁層Ｉ２のための満１゜が掘られ、ついで絶
縁物質が埋設される。ここで残された多結晶シリコン層
Ｐ、は、絶縁体に接した必要最小限の大きさをもつ不純
物拡散源となるので、９５０℃の温度で約３０分の熱処
理を行えばエミッタの不純物拡散領域Ｅ、が形成される
。以上のような構造のエミッタ拡散領域は、表面に平行
な横方向への不純物の拡散距離Ｘ１が最小限に抑えられ
るので、このマージン分をセル面積内に取、る必要がな
くなる。このためコレクタ基板間容量ＣＣ５は小さくな
り、同時にＰＮＰ ）ランジスタのエミッタ・コレクタ
間容ｉ ｃ ｅｂも拡散領域の縮小に伴い小さくなる。
また、この拡散領域Ｅ、の少なくとも一面は素子分離用
誘電体絶縁層■２に接するように形成されるため、その
部分には接合容量は形成されず、僅かに接合部より約１
〜２桁小さい浮遊容量Ｃｓｏを絶縁層■２の間につくる
だけである。従って、トランジスタ セルのスイッチン
グ動作はより一層高速化する。
誘電体絶縁層■２に接するように形成されるため、その
部分には接合容量は形成されず、僅かに接合部より約１
〜２桁小さい浮遊容量Ｃｓｏを絶縁層■２の間につくる
だけである。従って、トランジスタ セルのスイッチン
グ動作はより一層高速化する。
第３図は本発明の他の実施例を示すクロスカップル型ｐ
ｎｐｎメモリ・セルの一方の側の素子構造を示す半導体
装置の断面図である。本実施例はＮＰＮトランジスタの
コレクタ領域引出用のＮ＋型不純物拡散頭域Ｃ９を前実
施例と同様な手法で形成したものである９ただし、多結
晶シリコン層に対して高濃度にドープする不純物には、
ヒ素またはリンなどのＮ型不純物が用いられる。この際
、不純物をドープした多結晶シリコン層は、約１０００
℃と数１０分の熱処理でＮ＋埋込み層Ｃ１と同程度まで
十分に低抵抗になるが、不純物の横方向への拡散路Ｍ
Ｘ ２は小さくほとんど拡散しない、従って、この広が
り分のマージンはほとんど不要となり、セル面積を縮小
化することができ、コレクタ・基板間容ｊｉｃｃｓも減
少せしめ得る。
ｎｐｎメモリ・セルの一方の側の素子構造を示す半導体
装置の断面図である。本実施例はＮＰＮトランジスタの
コレクタ領域引出用のＮ＋型不純物拡散頭域Ｃ９を前実
施例と同様な手法で形成したものである９ただし、多結
晶シリコン層に対して高濃度にドープする不純物には、
ヒ素またはリンなどのＮ型不純物が用いられる。この際
、不純物をドープした多結晶シリコン層は、約１０００
℃と数１０分の熱処理でＮ＋埋込み層Ｃ１と同程度まで
十分に低抵抗になるが、不純物の横方向への拡散路Ｍ
Ｘ ２は小さくほとんど拡散しない、従って、この広が
り分のマージンはほとんど不要となり、セル面積を縮小
化することができ、コレクタ・基板間容ｊｉｃｃｓも減
少せしめ得る。
以上はクロスカップル型ｐｎｐｎメモリ・セルに実施し
た場合を説明したが、不純物拡散領域が素子分離用誘電
体絶縁層に接する構造の素子であれば本発明を容易に実
施することが可能である。
た場合を説明したが、不純物拡散領域が素子分離用誘電
体絶縁層に接する構造の素子であれば本発明を容易に実
施することが可能である。
以上詳細に説明したように、本発明によれば、素子間分
離用誘電体絶縁層に接して形成される、例えば、メモリ
・セル素子の不純物拡散領域が埋込み低抵抗導体層と、
その周囲にこれを拡散源としてわずかに形成された不純
物拡散領域から成るので、拡散領域の深さの大小に関係
なく半導体表面に水平な横方向への不純物拡散層の拡が
りを著しく抑制することができる。従ってこの拡がり分
をマージンとして素子面積内に含めなくてすむので１、
素子面積を縮小化することができ、また高集積化するこ
とができる。さらに、素子面積の減少は、埋込みコレク
タ・基板内の接合容量および不純物拡散領域周辺に形成
される接合面積も減少できるため、デバイスのスイッチ
ング速度及び回路動作を高速化することが可能である。
離用誘電体絶縁層に接して形成される、例えば、メモリ
・セル素子の不純物拡散領域が埋込み低抵抗導体層と、
その周囲にこれを拡散源としてわずかに形成された不純
物拡散領域から成るので、拡散領域の深さの大小に関係
なく半導体表面に水平な横方向への不純物拡散層の拡が
りを著しく抑制することができる。従ってこの拡がり分
をマージンとして素子面積内に含めなくてすむので１、
素子面積を縮小化することができ、また高集積化するこ
とができる。さらに、素子面積の減少は、埋込みコレク
タ・基板内の接合容量および不純物拡散領域周辺に形成
される接合面積も減少できるため、デバイスのスイッチ
ング速度及び回路動作を高速化することが可能である。
第１図は本発明の一実施例を示すクロスカップル型ｐｎ
ｐｎメモリ・セルの一方の側の素子構造を示す半導体装
置の断面図、第２図（ａ）〜（ｂ）は本発明半導体装置
のラテラルＰＮＰトランジスタのエミッタ領域の形成工
程図、第３図は本発明の他の実施例を示すクロスカップ
ル型ｐｎｐｎメモリ・セルの一方の側の素子構造を示す
半導体装置の断面図、第４図および第５図はそれぞれ従
来のクロスカップル型ｐｎｐｎメモリセルの等価回路図
およびその一方の側の素子構造を示す半導体装置の断面
図である。 Ｓ・・Ｐ型半導体基板、Ｃ１・・・Ｎ＋型埋込み半導体
層、Ｃ２・・・Ｎ−型半導体層、Ｃ３・・・Ｎ＋型不純
物拡散領域、Ｂ・・・ＮＰＮ）−ランジスタのベース領
域、Ｅｏ・・・ＮＰＮ）ランジスタのエミッタ領域、Ｅ
ｌ・・・ＰＮＰｈランジスタのエミッタ領域を形成する
高濃度不純物拡散領域、Ｐｌ・・・Ｐ型窩ドープド多結
晶シリコン層、■１・・・絶縁保護膜、■２・・・素子
分離用誘電体絶縁層、Ｄ１〜Ｄ４・・・引出電極、Ｘ、
、Ｘ２・・・拡散距離。 Ｘ２紘常距緘 第３図 第２図
ｐｎメモリ・セルの一方の側の素子構造を示す半導体装
置の断面図、第２図（ａ）〜（ｂ）は本発明半導体装置
のラテラルＰＮＰトランジスタのエミッタ領域の形成工
程図、第３図は本発明の他の実施例を示すクロスカップ
ル型ｐｎｐｎメモリ・セルの一方の側の素子構造を示す
半導体装置の断面図、第４図および第５図はそれぞれ従
来のクロスカップル型ｐｎｐｎメモリセルの等価回路図
およびその一方の側の素子構造を示す半導体装置の断面
図である。 Ｓ・・Ｐ型半導体基板、Ｃ１・・・Ｎ＋型埋込み半導体
層、Ｃ２・・・Ｎ−型半導体層、Ｃ３・・・Ｎ＋型不純
物拡散領域、Ｂ・・・ＮＰＮ）−ランジスタのベース領
域、Ｅｏ・・・ＮＰＮ）ランジスタのエミッタ領域、Ｅ
ｌ・・・ＰＮＰｈランジスタのエミッタ領域を形成する
高濃度不純物拡散領域、Ｐｌ・・・Ｐ型窩ドープド多結
晶シリコン層、■１・・・絶縁保護膜、■２・・・素子
分離用誘電体絶縁層、Ｄ１〜Ｄ４・・・引出電極、Ｘ、
、Ｘ２・・・拡散距離。 Ｘ２紘常距緘 第３図 第２図
Claims (1)
- 半導体基板表面に形成される半導体素子を相互に分離
する素子間分離用誘電体絶縁層に隣接してＮ型またはＰ
型の不純物拡散領域を形成する半導体装置において、前
記不純物拡散領域は前記誘電体絶縁層に側面の一つを完
全に接する高ドープの埋込み多結晶シリコン層と該多結
晶シリコン層からの熱拡散で形成される多結晶シリコン
層表面近傍の高濃度不純物領域とから形成されているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258668A JPH02105456A (ja) | 1988-10-13 | 1988-10-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258668A JPH02105456A (ja) | 1988-10-13 | 1988-10-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105456A true JPH02105456A (ja) | 1990-04-18 |
Family
ID=17323440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258668A Pending JPH02105456A (ja) | 1988-10-13 | 1988-10-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105456A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5161655A (en) * | 1990-08-13 | 1992-11-10 | Oiles Corporation | Vibration energy absorbing apparatus |
-
1988
- 1988-10-13 JP JP63258668A patent/JPH02105456A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5161655A (en) * | 1990-08-13 | 1992-11-10 | Oiles Corporation | Vibration energy absorbing apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60124869A (ja) | トランジスタの製造方法 | |
| US4323913A (en) | Integrated semiconductor circuit arrangement | |
| JPS61210662A (ja) | 半導体構成体 | |
| US4717677A (en) | Fabricating a semiconductor device with buried oxide | |
| KR920010595B1 (ko) | 수직 바이폴라 트랜지스터 및 그 형성 방법 | |
| EP0034341A1 (en) | Method for manufacturing a semiconductor device | |
| JPS6323335A (ja) | 半導体装置及びその製造方法 | |
| JPH02105456A (ja) | 半導体装置 | |
| US3718843A (en) | Compact semiconductor device for monolithic integrated circuits | |
| JPH02263442A (ja) | バイポーラシンカー構造 | |
| JPH10189755A (ja) | 半導体装置及びその製造方法 | |
| JP3150420B2 (ja) | バイポーラ集積回路とその製造方法 | |
| JP2638431B2 (ja) | バイポーラトランジスタ | |
| JPS5984469A (ja) | 半導体装置の製造方法 | |
| JP3186057B2 (ja) | バイポーラｉｃと、バイポーラｉｃのジャンクションキャパシタの製造方法 | |
| JP3241000B2 (ja) | 半導体装置 | |
| JPH02278736A (ja) | 半導体装置 | |
| JPS6276775A (ja) | 半導体装置 | |
| JPH0436578B2 (ja) | ||
| JPH02144924A (ja) | 縦型バイポーラトランジスタ | |
| JPS60109274A (ja) | 半導体集積回路装置とその製造法 | |
| KR19980078231A (ko) | 상보형 전계효과 트랜지스터 및 그의 웰 형성방법 | |
| JPS6031105B2 (ja) | 半導体装置 | |
| JPH05267317A (ja) | 半導体装置及びその製造方法 | |
| JPH01214156A (ja) | バイポーラ記憶装置 |