JPH02144924A - 縦型バイポーラトランジスタ - Google Patents
縦型バイポーラトランジスタInfo
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- JPH02144924A JPH02144924A JP63298969A JP29896988A JPH02144924A JP H02144924 A JPH02144924 A JP H02144924A JP 63298969 A JP63298969 A JP 63298969A JP 29896988 A JP29896988 A JP 29896988A JP H02144924 A JPH02144924 A JP H02144924A
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- Japan
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- 239000004065 semiconductor Substances 0.000 claims description 12
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Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は縦型バイポーラトランジスタに関し、特に、飽
和領域における基板電流（以下、Ｉ ５ＬＩＢという）
を減少せしめた縦型バイポーラトランジスタに関する。
和領域における基板電流（以下、Ｉ ５ＬＩＢという）
を減少せしめた縦型バイポーラトランジスタに関する。
［従来の技術］
縦型バイポーラトランジスタとして三重拡散型ＰＮＰ）
ランジスタ（以下、Ｔ−ＰＮＰＴｒという）は、■エミ
ッタ接地電流増幅率（ｈｐＥ）が大きい、■ｈＦＥのコ
レクタ電流に関する伸びが大きい、■遮断周波数が高い
、などの特徴をもっており、ＮＰＮトランジスタとの相
補性も良いので、広く用いられている。従来のＴ −Ｐ
Ｎ Ｐ Ｔ ｒは、第２図に示す構造を有し、これは
以下の様にして形成される。
ランジスタ（以下、Ｔ−ＰＮＰＴｒという）は、■エミ
ッタ接地電流増幅率（ｈｐＥ）が大きい、■ｈＦＥのコ
レクタ電流に関する伸びが大きい、■遮断周波数が高い
、などの特徴をもっており、ＮＰＮトランジスタとの相
補性も良いので、広く用いられている。従来のＴ −Ｐ
Ｎ Ｐ Ｔ ｒは、第２図に示す構造を有し、これは
以下の様にして形成される。
Ｎ＋型埋込層２及びＰ“型埋込層３．３ａを有するＰ型
半導体基板１上に、Ｎ−型エピタキシャル層４を形成し
、半導体基板１上のエピタキシャル層４表何よりＰ型不
純物を拡散して、コレクタ領域の一部となるＰ型第１コ
レクタ領域６を形成する０次に、コレクタ領域の一部と
なるＰ＋型第２コレクタ領域７とＰ＋絶縁分離領域７ａ
とを同時に形成する。このとき、Ｐ型第１コレクタ領域
６、Ｐ＋型第２コレクタ領域７及びＰ＋型絶縁分離領域
７ａは、Ｐ＋型埋込層３乃至３ａとそれぞれ連結する０
次に、Ｐ型第１コレクタ領域６内にＮ型ベース領域８を
形成し、その後Ｎ１ベースコンタクト領域９を形成する
。続いて、Ｐ＋型エミッタ領域１０及びＰ＋型コレクタ
コンタクト領域１０ａを同時に形成する。最後に、酸化
シリコン膜１１の開口を通じて各領域とコンタクトする
エミッタ電極１２、ベース電極１３及プコレクタ電極１
４を形成する。
半導体基板１上に、Ｎ−型エピタキシャル層４を形成し
、半導体基板１上のエピタキシャル層４表何よりＰ型不
純物を拡散して、コレクタ領域の一部となるＰ型第１コ
レクタ領域６を形成する０次に、コレクタ領域の一部と
なるＰ＋型第２コレクタ領域７とＰ＋絶縁分離領域７ａ
とを同時に形成する。このとき、Ｐ型第１コレクタ領域
６、Ｐ＋型第２コレクタ領域７及びＰ＋型絶縁分離領域
７ａは、Ｐ＋型埋込層３乃至３ａとそれぞれ連結する０
次に、Ｐ型第１コレクタ領域６内にＮ型ベース領域８を
形成し、その後Ｎ１ベースコンタクト領域９を形成する
。続いて、Ｐ＋型エミッタ領域１０及びＰ＋型コレクタ
コンタクト領域１０ａを同時に形成する。最後に、酸化
シリコン膜１１の開口を通じて各領域とコンタクトする
エミッタ電極１２、ベース電極１３及プコレクタ電極１
４を形成する。
［発明が解決しようとする開題点］
近年、安定化電源用集積回路において、Ｔ・ＰＮＰＴｒ
を出力段トランジスタのドライバー用として応用する場
合が多くなってきているが、この場合、基板電流Ｉ ５
ＬＩＢの増大による消費電流の増大が大きな問題となっ
ている。このＩ ５ＬＩＢは、Ｔ・ＰＮＰＴｒが飽和領
域に入ると急激に増大するが、これは、次の理由による
ものと考えられる。
を出力段トランジスタのドライバー用として応用する場
合が多くなってきているが、この場合、基板電流Ｉ ５
ＬＩＢの増大による消費電流の増大が大きな問題となっ
ている。このＩ ５ＬＩＢは、Ｔ・ＰＮＰＴｒが飽和領
域に入ると急激に増大するが、これは、次の理由による
ものと考えられる。
第２図に示すＴ−ＰＮＰＴｒには、第３図に示すように
、Ｎ−型エピタキシャル層４をコレクタとし、Ｐ＋型埋
込層３をベース、Ｎ型ベース領域８をエミッタとする寄
生ＮＰＮＴｒと、Ｐ＋型絶縁分離領域７ａとＰ−型半導
体基板１をコレクタとし、Ｎ−型エピタキシャル層４を
ベース、Ｐ“型埋込層３をエミッタとする寄生Ｐ Ｎ
Ｐ Ｔ ｒとが寄生している。この等価回路を第４図に
示す。
、Ｎ−型エピタキシャル層４をコレクタとし、Ｐ＋型埋
込層３をベース、Ｎ型ベース領域８をエミッタとする寄
生ＮＰＮＴｒと、Ｐ＋型絶縁分離領域７ａとＰ−型半導
体基板１をコレクタとし、Ｎ−型エピタキシャル層４を
ベース、Ｐ“型埋込層３をエミッタとする寄生Ｐ Ｎ
Ｐ Ｔ ｒとが寄生している。この等価回路を第４図に
示す。
而して、Ｔ−ＰＮＰＴｒが飽和すると寄生ＮＰＮＴｒの
ベース−エミッタ接合が順方向にバイアスされるので、
この寄生トランジスタが導通し、寄生ＰＮＰＴｒヘベー
ス電流を供給し寄生ＰＮＰＴｒを導通せしめる。これに
より基板電流Ｉ ＳＵＢが急増する。その情況を第５図
に示す。これは、コレクタ・エミッタ間電圧を３■とし
た時のベース・エミッタ間電圧ＶＢＥ対コレクタ電流Ｉ
。、ベース電流■８及び基板電流Ｉ ＳＵＢ特性を示し
ている。同図から明らかなように、Ｔ−ＰＮＰＴｒが飽
和領域に入ると、つまりＶＢＥが、ＶＢＥ＞ＩＶとなる
と基板電流Ｉ ＳＵＢが急激に増加する。
ベース−エミッタ接合が順方向にバイアスされるので、
この寄生トランジスタが導通し、寄生ＰＮＰＴｒヘベー
ス電流を供給し寄生ＰＮＰＴｒを導通せしめる。これに
より基板電流Ｉ ＳＵＢが急増する。その情況を第５図
に示す。これは、コレクタ・エミッタ間電圧を３■とし
た時のベース・エミッタ間電圧ＶＢＥ対コレクタ電流Ｉ
。、ベース電流■８及び基板電流Ｉ ＳＵＢ特性を示し
ている。同図から明らかなように、Ｔ−ＰＮＰＴｒが飽
和領域に入ると、つまりＶＢＥが、ＶＢＥ＞ＩＶとなる
と基板電流Ｉ ＳＵＢが急激に増加する。
よって、本発明の目的とするところは、Ｔ−ＰＮＰＴｒ
のような縦型バイポーラトランジスタを飽和領域におい
て動作させる場合においても、基板電流Ｉ ＳＯＢを急
増せしめないようにすることであり、もって消費電流と
発熱の増大を抑制せしめることである。
のような縦型バイポーラトランジスタを飽和領域におい
て動作させる場合においても、基板電流Ｉ ＳＯＢを急
増せしめないようにすることであり、もって消費電流と
発熱の増大を抑制せしめることである。
［問題点を解決するための手段］
本発明の縦型バイポーラトランジスタは、第１導電型半
導体基板と、該第１導電型半導体基板の表面に形成され
た第２導電型埋込層と、該第２導電型埋込層の表面の該
埋込層の領域物に形成された第１導電型埋込層と、前記
第１導電型半導体基板表面に形成された第２導電型エピ
タキシャル層と、前記第１導電型埋込層上の前記エピタ
キシャル層に前記第１導電型埋込層に達するように形成
された第１導電型コレクタ領域と、該コレクタ領域内に
形成されたベース領域と、該ベース領域内に形成された
エミッタ領域と、前記第２導電型埋込層の外側にあって
これを囲繞し前記エピタキシャル層内にこれを貫通して
設けられた第１導電型絶縁領域とを具備するものであっ
て、このトランジスタにはさらに、前記第１導電型埋込
層の外側にあってこれを囲繞し前記エピタキシャル層の
表面から前記第２導電型埋込層に達するように設けられ
た第２導電型高不純物濃度領域が備えられている。
導体基板と、該第１導電型半導体基板の表面に形成され
た第２導電型埋込層と、該第２導電型埋込層の表面の該
埋込層の領域物に形成された第１導電型埋込層と、前記
第１導電型半導体基板表面に形成された第２導電型エピ
タキシャル層と、前記第１導電型埋込層上の前記エピタ
キシャル層に前記第１導電型埋込層に達するように形成
された第１導電型コレクタ領域と、該コレクタ領域内に
形成されたベース領域と、該ベース領域内に形成された
エミッタ領域と、前記第２導電型埋込層の外側にあって
これを囲繞し前記エピタキシャル層内にこれを貫通して
設けられた第１導電型絶縁領域とを具備するものであっ
て、このトランジスタにはさらに、前記第１導電型埋込
層の外側にあってこれを囲繞し前記エピタキシャル層の
表面から前記第２導電型埋込層に達するように設けられ
た第２導電型高不純物濃度領域が備えられている。
［実施例コ
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示すＴ−ＰＮＰＴｒの断
面図である。このトランジスタは次のように形成される
。
面図である。このトランジスタは次のように形成される
。
先ず、不純物濃度が１０１４〜１０１６ｃ ｍ−’のＰ
型半導体基板１の表面から燐（Ｐ）イオンをイオン注入
し、シート抵抗（以下、ρ５という）が５０〜１００Ω
／口のＮ＋＋埋込層２を形成し、次に、ボロン（Ｂ）イ
オンのイオン注入によりρＳが１０〜５０Ω／口のＰ＋
型埋込層３．３ａを同時に形成する。その後、不純物濃
度が１０１４〜１０ ”ｃ ｍ−３のＮ−型エピタキシ
ャル層４を形成する。
型半導体基板１の表面から燐（Ｐ）イオンをイオン注入
し、シート抵抗（以下、ρ５という）が５０〜１００Ω
／口のＮ＋＋埋込層２を形成し、次に、ボロン（Ｂ）イ
オンのイオン注入によりρＳが１０〜５０Ω／口のＰ＋
型埋込層３．３ａを同時に形成する。その後、不純物濃
度が１０１４〜１０ ”ｃ ｍ−３のＮ−型エピタキシ
ャル層４を形成する。
次に、Ｎ−型エピタキシャル層４の表面より、ＰＯＣρ
３を用いた燐拡散によりρＳが４〜１０Ω／口のＮ＋＋
域５を形成する。この時、このＮ“領域５をＮ＋＋埋込
層２と連結し、後述するＰ“型第２コレクタ領域７の周
囲を取り囲む様に形成する６次に゛、Ｎ−型エピタキシ
ャル層４の表面よりボロン′（Ｂ）イオンをイオン注入
しρＳが５００〜３０００Ω／口のＰ型第１コレクタ領
域６を形成する０次に、ＢＣρ３を用いたボロン拡散に
よりρＳが７〜２０Ω／口のｐ ＋ｐ型第２コレクタ領
域７及びＰ＋型絶縁分離領域７ａを同時に形成する。こ
のとき、Ｐ型第１コレクタ領域６は、Ｐ＋型埋込層３に
連結し、同様にＰ＋型第２コレクタ領域７及びＰ＋型絶
縁分離領域７ａもＰ＋埋込層３及び３ａとそれぞれ連結
する。次に、燐（Ｐ）イオンのイオン注入によりρ５が
１００〜３００Ω／口のＮ型ベース領域８を形成し、そ
の後ＰｏＣρ、を用いた燐拡散によりρＳが７〜２０Ω
／口のＮ＋＋ベースコンタクト領域９を形成する０次に
、ＢＣ！；Ｉ３を用いたボロン拡散によりρ３が１０〜
２０Ω／口のＰ＋型エミッタ領域１０及びＰ＋型コレク
タコンタクト領域１０ａを同時に形成する。最後に、酸
化膜１１を選択的にエツチングしてエミッタ、ベース及
びコレクタ領域の所定の個所にコンタクト開口を形成し
、各電極１２．１３および１４を形成する。
３を用いた燐拡散によりρＳが４〜１０Ω／口のＮ＋＋
域５を形成する。この時、このＮ“領域５をＮ＋＋埋込
層２と連結し、後述するＰ“型第２コレクタ領域７の周
囲を取り囲む様に形成する６次に゛、Ｎ−型エピタキシ
ャル層４の表面よりボロン′（Ｂ）イオンをイオン注入
しρＳが５００〜３０００Ω／口のＰ型第１コレクタ領
域６を形成する０次に、ＢＣρ３を用いたボロン拡散に
よりρＳが７〜２０Ω／口のｐ ＋ｐ型第２コレクタ領
域７及びＰ＋型絶縁分離領域７ａを同時に形成する。こ
のとき、Ｐ型第１コレクタ領域６は、Ｐ＋型埋込層３に
連結し、同様にＰ＋型第２コレクタ領域７及びＰ＋型絶
縁分離領域７ａもＰ＋埋込層３及び３ａとそれぞれ連結
する。次に、燐（Ｐ）イオンのイオン注入によりρ５が
１００〜３００Ω／口のＮ型ベース領域８を形成し、そ
の後ＰｏＣρ、を用いた燐拡散によりρＳが７〜２０Ω
／口のＮ＋＋ベースコンタクト領域９を形成する０次に
、ＢＣ！；Ｉ３を用いたボロン拡散によりρ３が１０〜
２０Ω／口のＰ＋型エミッタ領域１０及びＰ＋型コレク
タコンタクト領域１０ａを同時に形成する。最後に、酸
化膜１１を選択的にエツチングしてエミッタ、ベース及
びコレクタ領域の所定の個所にコンタクト開口を形成し
、各電極１２．１３および１４を形成する。
このようにして形成されたＴ −Ｐ Ｎ Ｐ Ｔ ｒに
おいては、エピタキシャル層４内にＮ＋頭域５が存在す
ることにより、寄生ＰＮＰトランジスタのエミッタ注入
効率は著しく低下する。従って、ＴＰＮＰＴｒが飽和領
域に入り寄生Ｐ Ｎ Ｐ Ｔ ｒが導通しても、寄生Ｐ
ＮＰＴｒのコレクタ電流、すなわち、基板電流Ｉ ５Ｌ
ＩＢは、第５図に示すように、急増することはない。
おいては、エピタキシャル層４内にＮ＋頭域５が存在す
ることにより、寄生ＰＮＰトランジスタのエミッタ注入
効率は著しく低下する。従って、ＴＰＮＰＴｒが飽和領
域に入り寄生Ｐ Ｎ Ｐ Ｔ ｒが導通しても、寄生Ｐ
ＮＰＴｒのコレクタ電流、すなわち、基板電流Ｉ ５Ｌ
ＩＢは、第５図に示すように、急増することはない。
以上、Ｔ −ＰＮＰＴｒについて説明したが、本発明は
、縦型バイポーラトランジスタ一般に対して適用するこ
とができる。
、縦型バイポーラトランジスタ一般に対して適用するこ
とができる。
［発明の効果］
以上説明したように、本発明は、Ｎ−型エピタキシャル
層４内にＰ＋型第２コレクタ領域７の周囲を収り囲みか
つＮ＋＋埋込層２と連結する、Ｎ−型エピタキシャル層
４より高濃度のＮ＋型領領域５Ｐ＋型絶縁分離領域７ａ
の内側に設けたものであるので、本発明によれば、Ｔ−
ＰＮＰＴｒが飽和して寄生ＰＮＰが導通した際、Ｐ＋型
第２コレクタ領域７およびＰ“型埋込層（寄生ＰＮＰＴ
ｒのエミッタ）からＮ−型エピタキシャル層４（寄生Ｐ
ＮＰＴｒのベース）へ注入するホールに対し、注入をさ
またげる電界が形成され寄生ＰＮＰＴｒのｈＰＥが小さ
くなり、基板電流−Ｉ ＳＯＢの急激な増加を防ぐこと
がでる。
層４内にＰ＋型第２コレクタ領域７の周囲を収り囲みか
つＮ＋＋埋込層２と連結する、Ｎ−型エピタキシャル層
４より高濃度のＮ＋型領領域５Ｐ＋型絶縁分離領域７ａ
の内側に設けたものであるので、本発明によれば、Ｔ−
ＰＮＰＴｒが飽和して寄生ＰＮＰが導通した際、Ｐ＋型
第２コレクタ領域７およびＰ“型埋込層（寄生ＰＮＰＴ
ｒのエミッタ）からＮ−型エピタキシャル層４（寄生Ｐ
ＮＰＴｒのベース）へ注入するホールに対し、注入をさ
またげる電界が形成され寄生ＰＮＰＴｒのｈＰＥが小さ
くなり、基板電流−Ｉ ＳＯＢの急激な増加を防ぐこと
がでる。
従って、本発明によれば飽和領域において用いられる縮
型バイポーラトランジスタにおいて無駄な消費電流と発
熱とを抑制することができる。
型バイポーラトランジスタにおいて無駄な消費電流と発
熱とを抑制することができる。
第１図は、本発明の一実施例を示す断面図、第２図は、
従来例を示す断面図、第３図は、従来例の寄生トランジ
スタ発生箇所説明図、第４図は、第３図の等価回路図、
第５図は、従来例および本発明の一実施例の動作特性図
である。 １・・・Ｐ−型半導体基板、 ２・・・Ｎ＋＋埋込層、
３．３ａ・・・Ｐ＋型埋込層、 ４・・・Ｎ−型エピタ
キシャル層、 ５・・・Ｎ＋領領域 ６・・・Ｐ型第１
コレクタ領域、 ７・・・Ｐ＋型第２コレクタ領域、７
ａ・・・Ｐ＋型絶縁分離領域、 ８・・・Ｎ型ベース領
域、 ９・・・Ｎ＋＋ベースコンタクト領域、 １０
・・・Ｐ＋型エミッタ領域、 １０ａ・・・Ｐ＋型コ
レクタコンタクト領域、 １１・・・酸化膜。
従来例を示す断面図、第３図は、従来例の寄生トランジ
スタ発生箇所説明図、第４図は、第３図の等価回路図、
第５図は、従来例および本発明の一実施例の動作特性図
である。 １・・・Ｐ−型半導体基板、 ２・・・Ｎ＋＋埋込層、
３．３ａ・・・Ｐ＋型埋込層、 ４・・・Ｎ−型エピタ
キシャル層、 ５・・・Ｎ＋領領域 ６・・・Ｐ型第１
コレクタ領域、 ７・・・Ｐ＋型第２コレクタ領域、７
ａ・・・Ｐ＋型絶縁分離領域、 ８・・・Ｎ型ベース領
域、 ９・・・Ｎ＋＋ベースコンタクト領域、 １０
・・・Ｐ＋型エミッタ領域、 １０ａ・・・Ｐ＋型コ
レクタコンタクト領域、 １１・・・酸化膜。
Claims (1)
- 第１導電型半導体基板基板と、該第１導電型半導体基板
表面に形成された第２導電型埋込層と、該第２導電型埋
込層の表面の該埋込層の範囲内に形成された第１導電型
埋込層と、前記第１導電型半導体基板上に形成された第
２導電型エピタキシャル層と、前記第１導電型埋込層上
の前記エピタキシャル層内に前記第１導電型埋込層に達
するように形成された第１導電型コレクタ領域と、該コ
レクタ領域内に形成された第２導電型ベース領域と、該
ベース領域内に形成された第１導電型エミッタ領域と、
前記エピタキシャル層内にこれを貫通し前記第２導電型
埋込層を囲繞しで設けられた第１導電型絶縁分離領域と
を具備した縦型バイポーラトランジスタにおいて、前記
第１導電型埋込層を囲繞し前記エピタキシャル層表面か
ら前記第２導電型埋込層に達する第２導電型の高不純物
濃度領域が備えられていることを特徴とする縦型バイポ
ーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298969A JP2703955B2 (ja) | 1988-11-26 | 1988-11-26 | 縦型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298969A JP2703955B2 (ja) | 1988-11-26 | 1988-11-26 | 縦型バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02144924A true JPH02144924A (ja) | 1990-06-04 |
| JP2703955B2 JP2703955B2 (ja) | 1998-01-26 |
Family
ID=17866529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63298969A Expired - Lifetime JP2703955B2 (ja) | 1988-11-26 | 1988-11-26 | 縦型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2703955B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289019A (en) * | 1991-07-24 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| US5648281A (en) * | 1992-09-21 | 1997-07-15 | Siliconix Incorporated | Method for forming an isolation structure and a bipolar transistor on a semiconductor substrate |
-
1988
- 1988-11-26 JP JP63298969A patent/JP2703955B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289019A (en) * | 1991-07-24 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| US5648281A (en) * | 1992-09-21 | 1997-07-15 | Siliconix Incorporated | Method for forming an isolation structure and a bipolar transistor on a semiconductor substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2703955B2 (ja) | 1998-01-26 |
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