JPH02105653A - シリアル・インターフェイス回路 - Google Patents
シリアル・インターフェイス回路Info
- Publication number
- JPH02105653A JPH02105653A JP25871088A JP25871088A JPH02105653A JP H02105653 A JPH02105653 A JP H02105653A JP 25871088 A JP25871088 A JP 25871088A JP 25871088 A JP25871088 A JP 25871088A JP H02105653 A JPH02105653 A JP H02105653A
- Authority
- JP
- Japan
- Prior art keywords
- shift
- serial data
- shift register
- serial
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 239000000872 buffer Substances 0.000 description 6
- 235000015115 caffè latte Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明にシリアル・インターフェイス回路に係り特にマ
イクロコンビエータなどからシリアルデータを受は取る
受信専用シリアル・インターフェイス回路に関する。
イクロコンビエータなどからシリアルデータを受は取る
受信専用シリアル・インターフェイス回路に関する。
近年、マイクロコンピュータ、特にリード・オンリ・メ
モリ（ＲＯＭ）、ランダム・アクセス・メモリ（ＲＡＭ
）を内蔵するシングルチップ・クロコンビ為−夕を使用
した装置では、装置内に複数のＬＳＩ （Ｌａｒｇｅ
５ｃａｌｅ Ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）が
使用されている。
モリ（ＲＯＭ）、ランダム・アクセス・メモリ（ＲＡＭ
）を内蔵するシングルチップ・クロコンビ為−夕を使用
した装置では、装置内に複数のＬＳＩ （Ｌａｒｇｅ
５ｃａｌｅ Ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）が
使用されている。
この場合、装置内部の配線またはプリント基板上の配線
数を減少させる為、ＬＳＩ相互のデータ転送上には、シ
リアル転送が用いられている。
数を減少させる為、ＬＳＩ相互のデータ転送上には、シ
リアル転送が用いられている。
また、装置外部とのデータの送受信も同様の理由で、シ
リアル転送方式の利用が増加しており、最近のＬＳＩの
ほとんどがシリアル・インターフェイス回路を搭載して
いる。
リアル転送方式の利用が増加しており、最近のＬＳＩの
ほとんどがシリアル・インターフェイス回路を搭載して
いる。
従来のシリアル・インターフェイス回路の基本構成ブロ
ック図を、第３図に示す。第３図において、クロック入
力端子（ｓｃｋ） ３１と、外部よりシリアルデータを
入力するシリアルデータ入力端子（ＳＩ）３２と、シフ
トクロックを反転させるインバータ３３と、８ビツトの
シフトレジスタ３４と、シフトクロックをカウントする
シフトクロックカウンタ３５と、シフトが完了した事を
検知する為のＡＮＤゲート３６と、シフトレジスタ３４
の内容を読出す為の８個の出力バッファ３７と、データ
バス３８とから構成される。
ック図を、第３図に示す。第３図において、クロック入
力端子（ｓｃｋ） ３１と、外部よりシリアルデータを
入力するシリアルデータ入力端子（ＳＩ）３２と、シフ
トクロックを反転させるインバータ３３と、８ビツトの
シフトレジスタ３４と、シフトクロックをカウントする
シフトクロックカウンタ３５と、シフトが完了した事を
検知する為のＡＮＤゲート３６と、シフトレジスタ３４
の内容を読出す為の８個の出力バッファ３７と、データ
バス３８とから構成される。
この従来のシリアル・インターフェイス回路の動作を、
シフトレジスタ３４が８ビツト構成である場合を用いて
、説明する。従来の回路では、クロック入力端子３１か
ら入力され九シフトクロックｌこ同期して、シリアルデ
ータ入力端子３２からシリアルデータを１ビツトずつシ
フトレジスタ３４に取込むと同時に、シフトクロックを
シフトクロックカウンタ３５１こよりカウントし、シフ
トクロックが８回発生したら、ＡＮＤゲート３６の出力
が高（Ｈｉｇｈ）レベルとなり、シリアルデータが入力
完了したことが検知され、割込み要求などが発生される
。また、シリアルデータ入力完了後、データ処理の為に
リード信号により出力バッファ３７を介してシフトレジ
スタ３４の内容をデータバス３８などに転送して読出す
。
シフトレジスタ３４が８ビツト構成である場合を用いて
、説明する。従来の回路では、クロック入力端子３１か
ら入力され九シフトクロックｌこ同期して、シリアルデ
ータ入力端子３２からシリアルデータを１ビツトずつシ
フトレジスタ３４に取込むと同時に、シフトクロックを
シフトクロックカウンタ３５１こよりカウントし、シフ
トクロックが８回発生したら、ＡＮＤゲート３６の出力
が高（Ｈｉｇｈ）レベルとなり、シリアルデータが入力
完了したことが検知され、割込み要求などが発生される
。また、シリアルデータ入力完了後、データ処理の為に
リード信号により出力バッファ３７を介してシフトレジ
スタ３４の内容をデータバス３８などに転送して読出す
。
尚、シフトレジスタ３４を構成する単位（１ビツト）の
フリップフロップ回路は、たとえばに４図に示すように
、 ｓｃｋ 入力端子３１からのインバータ３３を介
した入力を、り胃ツクとするラッチ回路３８と、ｓｃｋ
入力端子３１からの入力をその！まクロックとする
ラッチ回路３９との２個で構成される。ラッチ回路３８
は、互いに相手の出力を入力とし、ループを形成する一
対のインバータ４０と、このループを開閉するトランス
ファーゲート４１と、このゲートを駆動し、かつインバ
ータ３３の出力を駆動入力とするインバータ４２と、シ
リアルデータ入力端子３２からのラインに介在し、イン
バータ３３の出力を駆動入力とするトランスファーゲー
ト４３とを有する。ラッチ回路３９は、イン°パータ３
３を介さず、クロックが入力されるだけで、その他は同
様な構成である。
フリップフロップ回路は、たとえばに４図に示すように
、 ｓｃｋ 入力端子３１からのインバータ３３を介
した入力を、り胃ツクとするラッチ回路３８と、ｓｃｋ
入力端子３１からの入力をその！まクロックとする
ラッチ回路３９との２個で構成される。ラッチ回路３８
は、互いに相手の出力を入力とし、ループを形成する一
対のインバータ４０と、このループを開閉するトランス
ファーゲート４１と、このゲートを駆動し、かつインバ
ータ３３の出力を駆動入力とするインバータ４２と、シ
リアルデータ入力端子３２からのラインに介在し、イン
バータ３３の出力を駆動入力とするトランスファーゲー
ト４３とを有する。ラッチ回路３９は、イン°パータ３
３を介さず、クロックが入力されるだけで、その他は同
様な構成である。
前述した従来のシリアル・インターフェイス回路におい
て、シフトレジスタ３４の段数は受信するシリアルデー
タのデータ長と等しくなければ、シリアルデータのデー
タ長が長くなると、シフトレジスタ３４の段数も増し、
ＬＳＩ化する場合のハードウェア量が増加して、チップ
面積が増大するという欠点がある。
て、シフトレジスタ３４の段数は受信するシリアルデー
タのデータ長と等しくなければ、シリアルデータのデー
タ長が長くなると、シフトレジスタ３４の段数も増し、
ＬＳＩ化する場合のハードウェア量が増加して、チップ
面積が増大するという欠点がある。
本発明の目的は、前記欠点が解決され、シリアルデータ
のデータ長が長くなって、も、シフトレジスタの段数を
増加させないで済み、使用する半導体チップ面積を増大
させないで済むようにし九シリアル・インターフェイス
回路を提供することにある。
のデータ長が長くなって、も、シフトレジスタの段数を
増加させないで済み、使用する半導体チップ面積を増大
させないで済むようにし九シリアル・インターフェイス
回路を提供することにある。
本発明のシリアル・インターフェイス回路の構成は、シ
リアルデータのビット数の１７２ に対応するビット数
からなるシフトレジスタと、シフトレジスタの内容を一
時記憶するラッチ回路と、シリアルクロックをカウント
するカウンタと、カウンタが所定のシリアルクロック数
の１７２を計数したことを検出する第１の論理手段と、
カウンタがシリアルクロックを所定数計数したことを検
出する第２の論理手段とを備え、第１の論理回路の検出
信号により、シフトレジスタの内容をラッチ回路Ｉこ記
憶し、第２の論理回路の検出信号によりシリアルデータ
の転送が完了し九ことを検出し、シフトレジスタ、及び
ラッチ回路からシリアルデータを読出させるようにした
ことを特徴とする。
リアルデータのビット数の１７２ に対応するビット数
からなるシフトレジスタと、シフトレジスタの内容を一
時記憶するラッチ回路と、シリアルクロックをカウント
するカウンタと、カウンタが所定のシリアルクロック数
の１７２を計数したことを検出する第１の論理手段と、
カウンタがシリアルクロックを所定数計数したことを検
出する第２の論理手段とを備え、第１の論理回路の検出
信号により、シフトレジスタの内容をラッチ回路Ｉこ記
憶し、第２の論理回路の検出信号によりシリアルデータ
の転送が完了し九ことを検出し、シフトレジスタ、及び
ラッチ回路からシリアルデータを読出させるようにした
ことを特徴とする。
次に本発明について図面を参照しながら説明する。
第１図は本発明の一実施例のシリアル拳インターフェイ
ス回路を示す回路ブロック図、第２図は第１図の回路の
動作時のタイミング図である。第１図１こおいて、本実
施例のシリアル・インターフェイス回路は、クロック入
力端子１と、外部よりシリアルデータを入力するシリア
ルデータ入力端子２と、シフトクロックを反転させるイ
ンバータ３と、４ビツトのシフトレジスタ４ ａ ｅ
４ ａ ＃ 乃至４ ｄ 、 ４ ｄ’と、シフトクロ
ックをカウントするシフトクロックカウンタ５と、４ビ
ツトまたは８ビツトのデータのシフトが完了した事を検
知する信号を生成するゲート６．８．９からなるゲート
群と、シフトレジスタの内容を一時的ｔこラッチしてみ
て４個の出力２ツチ１０ａ乃至１０ｄと、シフトレジス
タのラッチの内容をデータバス１２などに転送する出力
バッファｌｌａ乃至１１ｈとを含み、構成される。
ス回路を示す回路ブロック図、第２図は第１図の回路の
動作時のタイミング図である。第１図１こおいて、本実
施例のシリアル・インターフェイス回路は、クロック入
力端子１と、外部よりシリアルデータを入力するシリア
ルデータ入力端子２と、シフトクロックを反転させるイ
ンバータ３と、４ビツトのシフトレジスタ４ ａ ｅ
４ ａ ＃ 乃至４ ｄ 、 ４ ｄ’と、シフトクロ
ックをカウントするシフトクロックカウンタ５と、４ビ
ツトまたは８ビツトのデータのシフトが完了した事を検
知する信号を生成するゲート６．８．９からなるゲート
群と、シフトレジスタの内容を一時的ｔこラッチしてみ
て４個の出力２ツチ１０ａ乃至１０ｄと、シフトレジス
タのラッチの内容をデータバス１２などに転送する出力
バッファｌｌａ乃至１１ｈとを含み、構成される。
本実施例では、クロック入力端子１から入力されたシフ
トクロック１こ同期して、シリアルデータ入力端子２か
らシリアルデータを１ビツトずつシフトレジスタ４ａ−
４ｄ’に取込むと同時に、シフトクロックカウンタ５１
こより、シフトクロックをカウントする。第２図１こ示
すように、シフトクロック（ｓｃｋ信号）が４回発生し
た時には、シリアルデータＳ１はシフトレジスタ４ｄ、
及び４ ｄ’Ｊこ、Ｓ２は４ｃ、及び４ ｃ’に、Ｓ３
は４ｂ、及び４ｂ’に、４ａ、及び４ａ’に、取込まれ
ている。また、シフトクロックカウンタ５の出力値は、
′″０１１”となり、Ａ Ｎ Ｄゲート９の出力信号が
高（Ｈｉｇｈ）レベルとなる為、シフトレジスタの各ビ
ット４ａから４ｄまでＥこ取込まれているシリアルデー
タＳ４から８１がそれぞれ出力ラッチ１０ａ乃至１０ｄ
にラッチされる。ζら１こ、シフトクロックが８回発生
した時には、シリアルデータＳ８から８５が、シフトレ
ジスタ４ａから４ｄｆこ取込まれ、シフトクロックカウ
ンタの出力値は１１１１”となり、ＡＮＤゲート８の出
力信号が畠（Ｈｉ ｇｈ ）レベルとなり、シリアルデ
ータが入力完了したことが検知され、割込み要求などが
発生される。またシリアルデータ入力完了後、データ処
理の為ｔこ、ＲＤ倍信号こより出力バッファｌｌａから
ｌｌｂを介して、出力ラッテ１０ａから１０ｄ、及びシ
フトレジスタ４ａから４ｄの内容を、データバス１２な
どに転送して読出す。尚、第１図のシフトレジスタ４ａ
、４ａ’の回路として、第４図に示す回路が使用されて
もよいし、他のフリップフロックで構成されてもよい。
トクロック１こ同期して、シリアルデータ入力端子２か
らシリアルデータを１ビツトずつシフトレジスタ４ａ−
４ｄ’に取込むと同時に、シフトクロックカウンタ５１
こより、シフトクロックをカウントする。第２図１こ示
すように、シフトクロック（ｓｃｋ信号）が４回発生し
た時には、シリアルデータＳ１はシフトレジスタ４ｄ、
及び４ ｄ’Ｊこ、Ｓ２は４ｃ、及び４ ｃ’に、Ｓ３
は４ｂ、及び４ｂ’に、４ａ、及び４ａ’に、取込まれ
ている。また、シフトクロックカウンタ５の出力値は、
′″０１１”となり、Ａ Ｎ Ｄゲート９の出力信号が
高（Ｈｉｇｈ）レベルとなる為、シフトレジスタの各ビ
ット４ａから４ｄまでＥこ取込まれているシリアルデー
タＳ４から８１がそれぞれ出力ラッチ１０ａ乃至１０ｄ
にラッチされる。ζら１こ、シフトクロックが８回発生
した時には、シリアルデータＳ８から８５が、シフトレ
ジスタ４ａから４ｄｆこ取込まれ、シフトクロックカウ
ンタの出力値は１１１１”となり、ＡＮＤゲート８の出
力信号が畠（Ｈｉ ｇｈ ）レベルとなり、シリアルデ
ータが入力完了したことが検知され、割込み要求などが
発生される。またシリアルデータ入力完了後、データ処
理の為ｔこ、ＲＤ倍信号こより出力バッファｌｌａから
ｌｌｂを介して、出力ラッテ１０ａから１０ｄ、及びシ
フトレジスタ４ａから４ｄの内容を、データバス１２な
どに転送して読出す。尚、第１図のシフトレジスタ４ａ
、４ａ’の回路として、第４図に示す回路が使用されて
もよいし、他のフリップフロックで構成されてもよい。
従来のシリアル・インターフェイス回路のシフトレジス
タは、一連のシリアルデータのビット数ｌこ対応したフ
リップフロッグ回路を必要とし九のに対し、本実施例で
は、シフトレジスタのフリップフロック回路数をシリア
ルデータのビット数の半分にし、シリアルデータのビッ
ト数の半分が取込まれたことを検知して、−度バクファ
レジスタにストアした後、残りの半分のビット数のシリ
アルデータをシフトレジスタに取込む。
タは、一連のシリアルデータのビット数ｌこ対応したフ
リップフロッグ回路を必要とし九のに対し、本実施例で
は、シフトレジスタのフリップフロック回路数をシリア
ルデータのビット数の半分にし、シリアルデータのビッ
ト数の半分が取込まれたことを検知して、−度バクファ
レジスタにストアした後、残りの半分のビット数のシリ
アルデータをシフトレジスタに取込む。
以上説明したようｌこ、本発明は、受信するシリアルデ
ータ数の１７２ビット分がシフトレジスタＩこ取込まれ
たことを検知して、その時点でシフトレジスタに取込ま
れているシリアルデータを出力ラッチに２ツチさせ、残
りのシリアルデータが受信されたことを検知した時に、
前述の出力ラッチにラッチした内容とともに、シフトレ
ジスタの内容を出力バッファ経由でデータバス（こ転送
することにより、シフトレジスタの段数を削減すること
ができ、従ってチップ面積を小さくすることができると
いう効果がある。
ータ数の１７２ビット分がシフトレジスタＩこ取込まれ
たことを検知して、その時点でシフトレジスタに取込ま
れているシリアルデータを出力ラッチに２ツチさせ、残
りのシリアルデータが受信されたことを検知した時に、
前述の出力ラッチにラッチした内容とともに、シフトレ
ジスタの内容を出力バッファ経由でデータバス（こ転送
することにより、シフトレジスタの段数を削減すること
ができ、従ってチップ面積を小さくすることができると
いう効果がある。
第１図は本発明の一実施例の受信専用シリアル・インタ
ーフェイス回路の回路ブロック図、第２図は第１図の回
路における動作時のタイミング図、第３図は従来のシリ
アル・インターフェイス回路の回路ブロック図、第４図
は第３図のシフトレジスタを構成する１ビツトのフリッ
プフロップ回路図である。 １．３１・・・・・・クロック入力端子、２．３２・・
・・・・シリアルデータ入力端子、３，７．３３．４０
゜４２−＝・・インバータ、４ ａ ＋ ４ ａ／；乃
至４ｄ、４ｄ’。 ３４・・・・・・シフトレジスタ、５．３５・・・・・
・シフトクロックカウンタ、６，８．９．３６・・・・
・・ＡＮＤゲート、１０ ａ ＊乃至１０ｄ・・・・・
・出力ラッチ、１１ａ。 乃至１１ｈ ３７・・・・・・出力ハッファ、 １２．３８ ・・・・・・データバス、４１ ゲート。 ４３・・・・・・トランスファー
ーフェイス回路の回路ブロック図、第２図は第１図の回
路における動作時のタイミング図、第３図は従来のシリ
アル・インターフェイス回路の回路ブロック図、第４図
は第３図のシフトレジスタを構成する１ビツトのフリッ
プフロップ回路図である。 １．３１・・・・・・クロック入力端子、２．３２・・
・・・・シリアルデータ入力端子、３，７．３３．４０
゜４２−＝・・インバータ、４ ａ ＋ ４ ａ／；乃
至４ｄ、４ｄ’。 ３４・・・・・・シフトレジスタ、５．３５・・・・・
・シフトクロックカウンタ、６，８．９．３６・・・・
・・ＡＮＤゲート、１０ ａ ＊乃至１０ｄ・・・・・
・出力ラッチ、１１ａ。 乃至１１ｈ ３７・・・・・・出力ハッファ、 １２．３８ ・・・・・・データバス、４１ ゲート。 ４３・・・・・・トランスファー
Claims (1)
- シリアルデータのビット数の半分に対応するビット数か
らなるシフトレジスタと、このシフトレジスタの内容を
一時記憶するラッチ回路と、シリアルクロックをカウン
トするカウンタと、このカウンタが所定のシリアルクロ
ック数の半分を計数したことを検出する第１の論理手段
と、前記カウンタが前記所定のシリアルクロック数を計
数したことを検出する第２の論理手段とを備え、前記第
１の論理回路の検出信号により、前記シフトレジスタの
内容を前記ラッチ回路に記憶し、前記第２の論理回路の
検出信号により前記シリアルデータの転送が完了したこ
とを検出し、前記シフトレジスタ、及び前記ラッチ回路
から前記シリアルデータを読出せるようにしたことを特
徴とするシリアル・インターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25871088A JPH02105653A (ja) | 1988-10-13 | 1988-10-13 | シリアル・インターフェイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25871088A JPH02105653A (ja) | 1988-10-13 | 1988-10-13 | シリアル・インターフェイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105653A true JPH02105653A (ja) | 1990-04-18 |
Family
ID=17324019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25871088A Pending JPH02105653A (ja) | 1988-10-13 | 1988-10-13 | シリアル・インターフェイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105653A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002340181A (ja) * | 2001-05-15 | 2002-11-27 | Kayaba Ind Co Ltd | 流体圧伝動装置 |
-
1988
- 1988-10-13 JP JP25871088A patent/JPH02105653A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002340181A (ja) * | 2001-05-15 | 2002-11-27 | Kayaba Ind Co Ltd | 流体圧伝動装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4712190A (en) | Self-timed random access memory chip | |
| US5255239A (en) | Bidirectional first-in-first-out memory device with transparent and user-testable capabilities | |
| US5870411A (en) | Method and system for testing self-timed circuitry | |
| US5357613A (en) | Time-domain boundary buffer method and apparatus | |
| US5113093A (en) | Semiconductor integrated circuit with multiple operation | |
| US6810498B2 (en) | RAM functional test facilitation circuit with reduced scale | |
| US5912900A (en) | Method and system for testing self-timed circuitry | |
| JPH02105653A (ja) | シリアル・インターフェイス回路 | |
| US6578168B1 (en) | Method for operating a boundary scan cell design for high performance I/O cells | |
| US6301188B1 (en) | Method and apparatus for registering free flow information | |
| US6510483B1 (en) | Circuit, architecture and method for reading an address counter and/or matching a bus width through one or more synchronous ports | |
| US5513367A (en) | Multiprocessor system having respective bus interfaces that transfer data at the same time | |
| US5249154A (en) | Data access controller and method | |
| JPH0721103A (ja) | データ転送装置 | |
| US6292861B1 (en) | Processor having interface with bus arbitration circuit | |
| US4747106A (en) | Parity checker circuit | |
| JP3207109B2 (ja) | 走査可能後入れ先出しレジスタ・スタック | |
| US6567944B1 (en) | Boundary scan cell design for high performance I/O cells | |
| JPH04132976A (ja) | テストモード発生回路 | |
| JPH01298816A (ja) | シリアルインターフェイス回路 | |
| JPS6080193A (ja) | メモリシステム | |
| JP2994906B2 (ja) | データ受信回路 | |
| JPH0490196A (ja) | クロックパルス検出回路 | |
| JPH11134872A (ja) | Ｒａｍの出力回路 | |
| JPH01109425A (ja) | Ｆｉｆｏメモリ |