JPH02105685A - ビデオメモリ回路 - Google Patents

ビデオメモリ回路

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JPH02105685A
JPH02105685A JP63257125A JP25712588A JPH02105685A JP H02105685 A JPH02105685 A JP H02105685A JP 63257125 A JP63257125 A JP 63257125A JP 25712588 A JP25712588 A JP 25712588A JP H02105685 A JPH02105685 A JP H02105685A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビデオＲＡＭなどの高速の書き込み読み出し
を行うメモリ回路の制御方法に関するものである。
〔従来の技術〕
この種のメモリ回路として、特公昭６３−２４３５２号
が挙げられる。
〔発明が解決しようとする課題〕
上記従来例は、主に１フイールドメモリの読み出し・書
き込み方法について述べてあり、複数のフィールドメモ
リを切り替えて読み出すときの、メモリ回路の消費電流
や不要輻射等に対して考慮されていなかった。
本発明の目的は、２フイールドメモリで１フレームメモ
リを構成するときや、複数メモリの出力を選択して使用
する場合に、消費電流が少なくしカモ不要なノイズの発
生を少なくするメモリ回路を提供することにある。
〔課題を解決するための手段〕
上記目的を達成するために、複数のメモリＩＣの出力を
選択して使用する場合、選択されていないメモリＩＣへ
のクロック供給を止めることにより、不要輻射などのノ
イズを減らし、メモリＩＣの消費電流も下げるものであ
る。
〔作用〕
メモリＩＣがＣ−ＭＯＳで構成されている場合、論理が
変化する過渡状態で電流が流れる。よって能動するクロ
ック周波数が高くなると、状態の変化する回数が増え消
費電流が増大すると共に、クロック周波数の整数倍の高
調波の発生する。
メモリＩＣの出力を選択して使用するとき、例えば、２
フイールドメモリで１フレームメモリを構成し、垂直同
期信号を２分周した信号で各フィールドメモリの出力を
交互に切換えるとき、読み出しクロックも切換えて供給
することによって、クロックが供給されない方のメモリ
ＩＣは出力状態の変化がなくタロツクに同期した高調波
の発生や消費電流の増加がない。
〔実施例〕
以下、本発明の一実施例を第１図により説明する。第１
図はビデオ信号のフレームメモリの例である。ビデオ入
力端子１に加えられたビデオ信号は、Ａ／Ｄ変換器２を
通りフィールドメモリ３゜４に記憶される。通常のテレ
ビ信号の１水平期間を５００〜６００ドツトでサンプリ
ングする場合、タロツクパルスジェネレータ８のクロッ
ク周波数は１０〜１４ＭＨｚ程度である。Ａ／Ｄ変換器
２はこのクロックでＡ／Ｄ変換を行う。垂直同期信号入
力端子１４から入力された垂直同期信号ＶＳＹＮＣは１
／２分周器１８はＶＳＹＮＣを１／２分周し、第２図Ｃ
の１７２分周器出力信号を出力する。
メモリにＡ／Ｄ変換器２の出力を記憶させるときには、
メモリ信号入力端子１５に加えられたフリーズ信号でモ
ノステーブルマルチバイブレータ（ＭＭ）１６をトリガ
し、第２図ａのような２ＶＳＹＮＣ期間以上の信号を出
力する。モノマルチ１６の出力ａはＤ−Ｆ−Ｆ１７によ
り第２図すのように垂直同期信号ＶＳＹＮＣに同期させ
てＤ−Ｆ−Ｆ１７から出力される。１７２分周器１８の
出力ＣとＤＦ−Ｆ１７の出力Ｃとをゲート１１．１２で
ＡＮＤをとることにより第２図ｄ、ｅのように垂直同期
信号ＶＳＹＮＣに同期したライトイネーブル信号（ＷＥ
）となりメモリ３，４に供給される。ライトイネーブル
信号は第２図ｄ、ｅで示されるように１垂直同期期間毎
に交互に切換えられる。第２図ではｄ、ｅがＬｏｗ期間
にメモリ３，４にＡ／Ｄ変換器２の出力データが書き込
まれるものとする。第２図ではｄはＬｏｗ期間が２回あ
り、２度データが書き込まれるが、メモリ４には後から
のデータが残る。同様に、モノマルチ１６の出力ａはも
っと長くても動作は同じである。
Ａ／Ｄ変換器２からの出力データをメモリ３゜４に書き
込むクロックＣＫは、Ａ／Ｄ変換器２のサンプリングク
ロックを作るクロックパルスジェネレータ８から供給さ
れる。また、メモリ３，４から読み出すときのクロック
も同様である。
通常はゲート９．１０を通さずにクロックパルスジェネ
レータ８からのクロックパルスがメモリ３゜４に直接あ
るいは単にインバートされて供給される。
本発明の特徴はゲート９，１０を挿入し、垂直同期信号
ＶＳＹＮＣを１／２分周したパルスＣによりクロックパ
ルスジェネレータ８からのクロックをメモリ３，４に切
換えて供給したことである。第３図のように、１／２分
周器１８の出力Ｃによりクロックパルスジェネレータ（
ＣＰＧ）８の出力ｆはゲート９，１０によりそれぞれｇ
、）ｔのように分配される。クロックが供給されない方
のメモリＩＣは出力状態が変化することがないために、
クロックに同期したノイズの発生がなくまた、消費電流
を、ふたつのメモリＩＣに同時にクロックを供給すると
きより減少させることができる。
第１図ではＡ／Ｄ変換器の出力を１ビツトで示したが、
複数ビットの出力でも全く同様であり。
複数ビット分のメモリのクロックが並列に供給される。
また第１図ではメモリを２個で示し、１個がひとつのフ
ィルドメモリのように説明したが、複数個シリーズで１
フイールドメモリを構成するときも同様である。
また、本例では２フイールドのメモリを切換えているが
２個以上のメモリの出力を選択してメモリ回路の出力と
する場合も同様で、選択されていないメモリへクロック
の供給を停止するようにすれば良い。
第４図は本発明に使用するメモリの１例である。
書き込みデータはシリアルクロックＳＣで高速にシリア
ルメモリに１ライン分書き込まれ、その後フィールドメ
モリに１ラインのデータが転送される。読み出し時には
、アドレスデコーダで指定された１ライン分のデータが
いちどにシリアルメモリに転送され、シリアルクロック
ＳＣによって読み出されＤＡＴＡ　　ｏｕｔとなる。シ
リアルアクセスと共にランダムアクセスのできるメモリ
も同様であり、このメモリの出力ＤＡＴＡ　　ｏｕｔを
切換えて使用する場合には、シリアルクロックＳＣを切
換えアクセスするメモリにだけクロックを供給する。
〔発明の効果〕
本発明は以上のように構成されているので、メモリ全部
を高速のクロックで同時に駆動することがないために、
クロックに同期して発生するノイズを低減できる。また
メモリＩＣがＣ−ＭＯＳ等で構成されている場合はメモ
リＩＣの消費電流を減らす効果もある。
【図面の簡単な説明】
第１図は本発明の１実施例を示す回路図、第２図は垂直
同期信号とメモリ出力切換信号との関係を示すタイミン
グチャート図、第３図は垂直同期信号とメモリ回路への
クロック信号とのタイミングチャート図、第４図はシリ
アルアクセスメモリの回路例である。 １・・・ビデオ入力端子、　２・・・Ａ／Ｄ変換器。 ３．４・・・フィールドメモリ、 ５・・・メモリ出力切換スイッチ、 ６・・・Ｄ／Ａ変換器。 ８・・・クロックパルスジェネレータ、９〜１２・・・
ＮＡＮＤゲート、 １６・・・モノマルチ、１７・・・Ｄ−ＦＦ。 １８・・２分の１分周器。 晃ｊ図 篤４目 蔦２図 プートｌ

Claims (1)

    【特許請求の範囲】
  1. 複数のメモリＩＣと、該メモリＩＣの出力を選択して出
    力する選択回路と、該メモリＩＣへの書き込み読み出し
    をするためのクロックパルス発生回路とから成るメモリ
    回路において、該メモリＩＣが前記選択回路により選択
    されていない時間の全てかあるいは一部の時間前記クロ
    ックパルス発生回路からのクロックパルス供給を停止す
    る手段を設けたことを特徴とするビデオメモリ回路。
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