JPH02105921A - アドレス表示制御方式 - Google Patents
アドレス表示制御方式Info
- Publication number
- JPH02105921A JPH02105921A JP63257152A JP25715288A JPH02105921A JP H02105921 A JPH02105921 A JP H02105921A JP 63257152 A JP63257152 A JP 63257152A JP 25715288 A JP25715288 A JP 25715288A JP H02105921 A JPH02105921 A JP H02105921A
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- JP
- Japan
- Prior art keywords
- address
- logical address
- logical
- physical
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データエントリ装置におけるフロッピーディ
スクのレコードアドレス表示方式に係り、特に、オペレ
ータがレコードの論理アドレスと物理アドレスを同時に
知りたい場合に、好適なアドレス表示制御方式に関する
。
スクのレコードアドレス表示方式に係り、特に、オペレ
ータがレコードの論理アドレスと物理アドレスを同時に
知りたい場合に、好適なアドレス表示制御方式に関する
。
従来の装置は、特開昭６０−１３８６３２号公報に記載
の様に、論理アドレスから物理アドレスのヘッド／シリ
ンダアドレス変換することを行なっていた。しかし、オ
ペレータに対し、ヘッドが位置づいたアドレスを同時表
示させるという点については配慮されていなかった。
の様に、論理アドレスから物理アドレスのヘッド／シリ
ンダアドレス変換することを行なっていた。しかし、オ
ペレータに対し、ヘッドが位置づいたアドレスを同時表
示させるという点については配慮されていなかった。
上記従来技術は、論理アドレスから物理アドレスへ変換
するのみであり、オペレータに対して、ヘッド／シリン
ダのアドレスを同時表示させるという点に配慮がされて
おらず、オペレータは、変換表等により論理アドレスか
ら物理アドレスに変換しなくてはならないという問題が
あった。
するのみであり、オペレータに対して、ヘッド／シリン
ダのアドレスを同時表示させるという点に配慮がされて
おらず、オペレータは、変換表等により論理アドレスか
ら物理アドレスに変換しなくてはならないという問題が
あった。
本発明の目的は、上記問題を解決するために、オペレー
タに対し、論理アドレスと物理アドレスを同時表示でき
るアドレス表示制御方式を提供することにある。
タに対し、論理アドレスと物理アドレスを同時表示でき
るアドレス表示制御方式を提供することにある。
上記目的を達成するために、本発明のアドレス表示制御
方式では、論理アドレスより物理アドレスを算出する機
能、論理アドレス及び物理アドレスを同時に画面表示す
る機能、及び物理アドレス表示の有無を指定する機能を
有し、それらの機能により、オペレータに論理アドレス
と物理アドレスを同時に知らせることにより達成できる
。
方式では、論理アドレスより物理アドレスを算出する機
能、論理アドレス及び物理アドレスを同時に画面表示す
る機能、及び物理アドレス表示の有無を指定する機能を
有し、それらの機能により、オペレータに論理アドレス
と物理アドレスを同時に知らせることにより達成できる
。
データエントリ装置において、ヘッドが位置づいたレコ
ードの論理アドレスを論理アドレス→物理アドレス変換
回路を通すことにより、物理アドレスへ変換し、論理ア
ドレスと物理アドレスを同時に画面表示させる。この場
合、物理アドレスの表示の有無は、オペレータによって
指定が可能である。
ードの論理アドレスを論理アドレス→物理アドレス変換
回路を通すことにより、物理アドレスへ変換し、論理ア
ドレスと物理アドレスを同時に画面表示させる。この場
合、物理アドレスの表示の有無は、オペレータによって
指定が可能である。
これにより、オペレータはヘッドが位置づいた論理アド
レスと物理アドレスを同時に知ることができ、論理アド
レスから物理アドレスへの変換作業が不要である。
レスと物理アドレスを同時に知ることができ、論理アド
レスから物理アドレスへの変換作業が不要である。
〔実施例〕
以下、本発明の一実施例を第１図、第２図により説明す
る。
る。
第１図は、本発明の一実施例におけるブロック図であり
、１はキーボード、２はレシーバ、３はキーデータバッ
ファ、４はデータ処理部、５は論理アドレス算出回路、
６はアドレス変換回路、７はデータバッファ、８は表示
選択回路、９はＣＲＴ制御回路、１０はＦＤＤ制御回路
、１１はＣＲＴ、１２はＦＤ媒体、１３は制御部である
。また、第２図は１本実施例の動作フローチャートであ
る。
、１はキーボード、２はレシーバ、３はキーデータバッ
ファ、４はデータ処理部、５は論理アドレス算出回路、
６はアドレス変換回路、７はデータバッファ、８は表示
選択回路、９はＣＲＴ制御回路、１０はＦＤＤ制御回路
、１１はＣＲＴ、１２はＦＤ媒体、１３は制御部である
。また、第２図は１本実施例の動作フローチャートであ
る。
はじめに、第１図を用いてデータ入力処理の動作概要を
説明する。
説明する。
キーボード１より入力されたデータは、レシーバ２を経
由し、キーデータバッファ３へ一時的に格納される。そ
の後、データ処理部４へ送られ、入力データの各種処理
が実行される。
由し、キーデータバッファ３へ一時的に格納される。そ
の後、データ処理部４へ送られ、入力データの各種処理
が実行される。
データ処理されたデータは、データバッファ７に格納さ
れ、ＣＲＴ制御回路９を経由し、ＣＲＴｌｌへ表示され
ると同時にＦＤＤ制御回路１０を経由してＦＤ媒体１２
へ書き込まれる。
れ、ＣＲＴ制御回路９を経由し、ＣＲＴｌｌへ表示され
ると同時にＦＤＤ制御回路１０を経由してＦＤ媒体１２
へ書き込まれる。
次に、本発明に係るアドレス表示制御方式につき、第１
図及び第２図を用いて説明する。
図及び第２図を用いて説明する。
キーボード１より入力されたデータは、レシーバ２とキ
ーデータバッファ３を経由し、データ処理部４へ送られ
る。データ処理部４では、データに含まれるアドレス情
報を論理アドレス算出回路５へ転送する。論理アドレス
算出回路５では、アドレス情報より論理アドレスを算出
し、データバッファ７及びアドレス変換回路６へ転送す
る。アドレス変換回路６では、転送された論理アドレス
を物理アドレスに変換し、データバッファ７に転送する
。転送された論理アドレスと物理アドレスは、キーデー
タと共に表示制御回路９に入る。この時、表示選択回路
８により、オペレータの表示指定がある場合は両方、な
い場合は論理アドレスのみがＣＲＴに表示される。
ーデータバッファ３を経由し、データ処理部４へ送られ
る。データ処理部４では、データに含まれるアドレス情
報を論理アドレス算出回路５へ転送する。論理アドレス
算出回路５では、アドレス情報より論理アドレスを算出
し、データバッファ７及びアドレス変換回路６へ転送す
る。アドレス変換回路６では、転送された論理アドレス
を物理アドレスに変換し、データバッファ７に転送する
。転送された論理アドレスと物理アドレスは、キーデー
タと共に表示制御回路９に入る。この時、表示選択回路
８により、オペレータの表示指定がある場合は両方、な
い場合は論理アドレスのみがＣＲＴに表示される。
このように、ヘッドが位置づいたアドレスを論理アドレ
スと物理アドレスを同時に表示することができる。
スと物理アドレスを同時に表示することができる。
以上述べたように、アドレス表示ル制御方式を用いるこ
とにより、ヘッドが位置づいたレコードの論理アドレス
と物理アドレスを同時に表示できるため、論理アドレス
から物理アドレスへの変換作業が不要となり、効率向上
を図ることができる。
とにより、ヘッドが位置づいたレコードの論理アドレス
と物理アドレスを同時に表示できるため、論理アドレス
から物理アドレスへの変換作業が不要となり、効率向上
を図ることができる。
以上説明したように、本発明によれば、ヘッドが位置づ
いたレコードの論理アドレスを算出し、論理アドレスか
ら物理アドレスへ変換を行ない。
いたレコードの論理アドレスを算出し、論理アドレスか
ら物理アドレスへ変換を行ない。
論理アドレスと物理アドレスをＣＲＴに同時表示できる
ため、オペレータは、煩わしい変換作業をする必要がな
く、作業効率の向上を図れる効果がある。
ため、オペレータは、煩わしい変換作業をする必要がな
く、作業効率の向上を図れる効果がある。
第１図は、本発明の一実施例における制御部のブロック
図、第２図は１本発明の一実施における制御部の動作フ
ローチャートである。 １：キーボード、２：レシーバ、３：キーデータバソフ
ァ、４：データ処理部、５：論理アドレス算出回路、６
：アドレス変換回路、７：データバッファ、８：表示選
択回路、９：ＣＲＴ制御回路、１０：ＦＤＤ制御回路、
１１：ＣＲＴ、１２：ＦＤ媒体、１３：制御部。 第Ｚ口
図、第２図は１本発明の一実施における制御部の動作フ
ローチャートである。 １：キーボード、２：レシーバ、３：キーデータバソフ
ァ、４：データ処理部、５：論理アドレス算出回路、６
：アドレス変換回路、７：データバッファ、８：表示選
択回路、９：ＣＲＴ制御回路、１０：ＦＤＤ制御回路、
１１：ＣＲＴ、１２：ＦＤ媒体、１３：制御部。 第Ｚ口
Claims (1)
- １、データ入力装置において、ヘッドが位置づいたアド
レスを画面表示する場合に、論理アドレスの算出回路、
論理アドレスから物理アドレスへの変換回路、及び物理
アドレスの表示選択回路を用い、オペレータの指定によ
り、論理アドレスのみを表示したり、論理アドレスと物
理アドレスを同時表示することを特徴とするアドレス表
示制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257152A JPH02105921A (ja) | 1988-10-14 | 1988-10-14 | アドレス表示制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257152A JPH02105921A (ja) | 1988-10-14 | 1988-10-14 | アドレス表示制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105921A true JPH02105921A (ja) | 1990-04-18 |
Family
ID=17302435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257152A Pending JPH02105921A (ja) | 1988-10-14 | 1988-10-14 | アドレス表示制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105921A (ja) |
-
1988
- 1988-10-14 JP JP63257152A patent/JPH02105921A/ja active Pending
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