JPH02105952A - 不揮発性ｒａｍのストア信号制御回路 - Google Patents
不揮発性ｒａｍのストア信号制御回路Info
- Publication number
- JPH02105952A JPH02105952A JP63257248A JP25724888A JPH02105952A JP H02105952 A JPH02105952 A JP H02105952A JP 63257248 A JP63257248 A JP 63257248A JP 25724888 A JP25724888 A JP 25724888A JP H02105952 A JPH02105952 A JP H02105952A
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- Japan
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- signal
- address
- circuit
- ram
- control circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
こノ発明はマイクロコンピュータシステムで使用され、
データ入出力部のＲＡＭとデータ保存部の不揮発性記憶
素子とで構成された不揮発性ＲＡＭ（以下、Ｎ Ｖ Ｒ
Ａ Ｍ ： Ｎｏｎ−Ｖｏｌａｔｉｌｅ ＲＡＭ ）の
ストア信号（以下、５ＴＯＲＥ信号という）制御回路に
関するものである。
データ入出力部のＲＡＭとデータ保存部の不揮発性記憶
素子とで構成された不揮発性ＲＡＭ（以下、Ｎ Ｖ Ｒ
Ａ Ｍ ： Ｎｏｎ−Ｖｏｌａｔｉｌｅ ＲＡＭ ）の
ストア信号（以下、５ＴＯＲＥ信号という）制御回路に
関するものである。
第２図は従来のＮＶＲＡＭの５ＴＯＲＥ信号制御回路を
示す回路構成図であり、図において、１はＮＶＲＡＭ３
の領域の最後の５１２バイト中に存在する奇数番地に対
してマイクロコンビーータ（図示せず）がアクセスした
時にＬｏｗ （アクティブ）となるストローブ信号の入
力端子、２はマイクロコンビーータ（以下、ＣＰＵとい
う）のアドレスバス（Ａｏ〜Ａ１５あるいはＡｏ〜Ａ２
０等）中のＡ１〜Ａ８のアドレス信号、３はＮＶＲＡＭ
で、データ入出力部に設けられたＳ ＲＡ Ｍ （５ｔ
ａｔｉｃ ＲＡＭ）３ａおよび不揮発性記憶素子のＥＦ
ＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ
Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ ） ３ ｂで構
成されている。６はアドレス信号２ Ａｔ〜Ａ８の論理
積を得るＮＡＮＤ回路、７はこのＮＡＮＤ回路６とスト
ローブ信号との論理和を得るＯＲ回路である。
示す回路構成図であり、図において、１はＮＶＲＡＭ３
の領域の最後の５１２バイト中に存在する奇数番地に対
してマイクロコンビーータ（図示せず）がアクセスした
時にＬｏｗ （アクティブ）となるストローブ信号の入
力端子、２はマイクロコンビーータ（以下、ＣＰＵとい
う）のアドレスバス（Ａｏ〜Ａ１５あるいはＡｏ〜Ａ２
０等）中のＡ１〜Ａ８のアドレス信号、３はＮＶＲＡＭ
で、データ入出力部に設けられたＳ ＲＡ Ｍ （５ｔ
ａｔｉｃ ＲＡＭ）３ａおよび不揮発性記憶素子のＥＦ
ＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ
Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ ） ３ ｂで構
成されている。６はアドレス信号２ Ａｔ〜Ａ８の論理
積を得るＮＡＮＤ回路、７はこのＮＡＮＤ回路６とスト
ローブ信号との論理和を得るＯＲ回路である。
次に動作について説明する。ＣＰＵ＋のＮＶＲＡＭ３に
対するアクセスは、アクセス速度が速いＳ ＲＡ Ｍ
３ ａに対して行なわれる。このアクセス中にＮＶＲＡ
Ｍ３の最終バイトに対するアクセスが行なわれた時、つ
まり、ストローブ信号の入力端子１にＬｏｗレベルの信
号が印加され、かつ、アドレス信号Ａ１〜Ａｇが全てＨ
ｉｇｈ レベルとなって、ＮＡＮＤ回路６の出力がＬ
ＯＷレベルとなった時に、ＯＲ回路７の出力がＬｏｗに
なる。このＯＲ回路７の出力は５ＴＯＲＥ信号となって
、Ｓ ＲＡＭ３ ａの内容を、アクセス速度は遅いが不
揮発性の読み書き可能なＥ２ＦＲＯＭ３ｂへ転送する動
作を開始させる。
対するアクセスは、アクセス速度が速いＳ ＲＡ Ｍ
３ ａに対して行なわれる。このアクセス中にＮＶＲＡ
Ｍ３の最終バイトに対するアクセスが行なわれた時、つ
まり、ストローブ信号の入力端子１にＬｏｗレベルの信
号が印加され、かつ、アドレス信号Ａ１〜Ａｇが全てＨ
ｉｇｈ レベルとなって、ＮＡＮＤ回路６の出力がＬ
ＯＷレベルとなった時に、ＯＲ回路７の出力がＬｏｗに
なる。このＯＲ回路７の出力は５ＴＯＲＥ信号となって
、Ｓ ＲＡＭ３ ａの内容を、アクセス速度は遅いが不
揮発性の読み書き可能なＥ２ＦＲＯＭ３ｂへ転送する動
作を開始させる。
また、ＲＥＣＡＬＬ信号をアクティブにすると、Ｅ”Ｆ
ＲＯＭ３ｂの内容のＳＲＡＭ３ａへの転送動作が開始さ
れる。
ＲＯＭ３ｂの内容のＳＲＡＭ３ａへの転送動作が開始さ
れる。
従来のＮＶＲＡＭの５ＴＯＲＥ信号制御回路は以上のよ
うに構成されているので、ＮＶＲＡＭ３の最終バイトが
アクセスされれば、常に５ＴＯＲＥ信号が発生してしま
うので、ＣＰＵが暴走した時Ｋ、容易ＫＳＴＯＲＥ信号
発生条件が成立し、簡単ＫＮＶＲＡＭ３１７）Ｅ”ＦＲ
ＯＭ３ｂの内容が破壊されてしまうという課題があった
。
うに構成されているので、ＮＶＲＡＭ３の最終バイトが
アクセスされれば、常に５ＴＯＲＥ信号が発生してしま
うので、ＣＰＵが暴走した時Ｋ、容易ＫＳＴＯＲＥ信号
発生条件が成立し、簡単ＫＮＶＲＡＭ３１７）Ｅ”ＦＲ
ＯＭ３ｂの内容が破壊されてしまうという課題があった
。
この発明は上記のような課題を解消するためになされた
もので、ＣＰＵ暴走時にも簡単には５ＴＯＲＥ信号が発
生しないようＫできるとともに、Ｓ ＴＯＲＥ信号の発
生条件を容易に変更することができるＮＶＲＡＭの５Ｔ
ＯＲＥ信号制御回路を得ることを目的とする。
もので、ＣＰＵ暴走時にも簡単には５ＴＯＲＥ信号が発
生しないようＫできるとともに、Ｓ ＴＯＲＥ信号の発
生条件を容易に変更することができるＮＶＲＡＭの５Ｔ
ＯＲＥ信号制御回路を得ることを目的とする。
この発明に係るＮＶＲＡＭの５ＴＯＲＥ信号制御回路は
、ＣＰＵのアドレス信号およびデータ信号を任意に組合
わせて選択する信号選択回路を備え、この信号選択回路
の出力にもとづいて、５ＴＯＲＥ信号を発生するように
したものである。
、ＣＰＵのアドレス信号およびデータ信号を任意に組合
わせて選択する信号選択回路を備え、この信号選択回路
の出力にもとづいて、５ＴＯＲＥ信号を発生するように
したものである。
この発明における信号選択回路は、ＣＰＵの特定のアド
レス信号とデータ信号とを選択することにより、ＣＰＵ
がＮＶＲＡＭの特定の番地に特定のデータを書き込んだ
時に、５ＴＯＲＥ信号を発生させる。
レス信号とデータ信号とを選択することにより、ＣＰＵ
がＮＶＲＡＭの特定の番地に特定のデータを書き込んだ
時に、５ＴＯＲＥ信号を発生させる。
以下、この発明の一実施例を図について説明する。第１
図において、１はＣＰＵ（図示せず）が出力するライト
信号が接続されたストローブ信号の入力端子、２はＣＰ
Ｕのアドレスバス中の必要な信号を接続したアドレス信
号、２１はＣＰＵのデータバス中の必要な信号を接続し
たデータ信号、４はアドレス信号２およびデータ信号２
１のうちの所望のものを選択するスイッチが集められた
デイツプスイッチ、５１〜５４はデイツプスイッチ４と
ともにアドレス信号２およびデータ信号２１のうちの所
望の信号を選択するＥＸＯＲ回路、６１はアドレス信号
２を入力したＥＸＯＲ回路５１５２の出力の論理積を得
るＮＡＮＤ回路、６２はデータ信号２１を入力したＥＸ
ＯＲ回路５３．５４の出力の論理積を得るＮＡＮＤ回路
、６３はＮＡＮＤ回路６１．６２の出力がともＫ Ｌｏ
ｗレベルの時にＬｏｗレベルを出力するＯＲ回路、７は
ＯＲ回路６３の出力およびストローブ信号がともにＬｏ
ｗレベル（アクティブ）の時にＬｏｗレベル（アクティ
ブ）を出力するＯＲ回路である。
図において、１はＣＰＵ（図示せず）が出力するライト
信号が接続されたストローブ信号の入力端子、２はＣＰ
Ｕのアドレスバス中の必要な信号を接続したアドレス信
号、２１はＣＰＵのデータバス中の必要な信号を接続し
たデータ信号、４はアドレス信号２およびデータ信号２
１のうちの所望のものを選択するスイッチが集められた
デイツプスイッチ、５１〜５４はデイツプスイッチ４と
ともにアドレス信号２およびデータ信号２１のうちの所
望の信号を選択するＥＸＯＲ回路、６１はアドレス信号
２を入力したＥＸＯＲ回路５１５２の出力の論理積を得
るＮＡＮＤ回路、６２はデータ信号２１を入力したＥＸ
ＯＲ回路５３．５４の出力の論理積を得るＮＡＮＤ回路
、６３はＮＡＮＤ回路６１．６２の出力がともＫ Ｌｏ
ｗレベルの時にＬｏｗレベルを出力するＯＲ回路、７は
ＯＲ回路６３の出力およびストローブ信号がともにＬｏ
ｗレベル（アクティブ）の時にＬｏｗレベル（アクティ
ブ）を出力するＯＲ回路である。
次に動作について説明する。まず、デイツプスイッチ４
の各接点において、アドレス信号２およびデータ信号２
１のうちで選択したい信号に対応する接点をクローズし
ておく。例えば、アドレス信号２にはアドレスバスのＡ
Ｏ＝Ａｌｌが、データ信号２１にはデータバスのＤＱ
−Ｄ、が接続されているとする。ここで、アドレス３Ｆ
Ｆ（Ｈ）番地にデータ００（Ｈ）を書き込んだ時に、５
ＴＯＲＥ信号が発生するよ５Ｋしたい時には、アドレス
信号２のＡ。−Ａ、を選択してこれらに対応するデイツ
プスイッチ４の各接点をクローズしておき、Ａｌｏ ”
Ａｌ□をオープンにしておく。また、データ信号２１
のり。〜Ｄ７に対応する各接点を全てオープンにしてお
く。
の各接点において、アドレス信号２およびデータ信号２
１のうちで選択したい信号に対応する接点をクローズし
ておく。例えば、アドレス信号２にはアドレスバスのＡ
Ｏ＝Ａｌｌが、データ信号２１にはデータバスのＤＱ
−Ｄ、が接続されているとする。ここで、アドレス３Ｆ
Ｆ（Ｈ）番地にデータ００（Ｈ）を書き込んだ時に、５
ＴＯＲＥ信号が発生するよ５Ｋしたい時には、アドレス
信号２のＡ。−Ａ、を選択してこれらに対応するデイツ
プスイッチ４の各接点をクローズしておき、Ａｌｏ ”
Ａｌ□をオープンにしておく。また、データ信号２１
のり。〜Ｄ７に対応する各接点を全てオープンにしてお
く。
ＥＸＯＲ回路５１〜５４・・・は、接続されたディップ
スイッチ４の接点がクローズ、つまりデイツプスイッチ
４の接点に接続された入力がＬｏｗレベルの時には、ア
ドレス信号２あるいはデータ信号２１の信号がＨｉｇｈ
レベルの時にＨｉｇｈレベルを出力し、接点がオープン
、つまりデイツプスイッチ４に接続された入力がＨｉｇ
ｈレベルの時には、信号がＬｏｗレベルの時にＨｉｇｈ
レベルを出力する。
スイッチ４の接点がクローズ、つまりデイツプスイッチ
４の接点に接続された入力がＬｏｗレベルの時には、ア
ドレス信号２あるいはデータ信号２１の信号がＨｉｇｈ
レベルの時にＨｉｇｈレベルを出力し、接点がオープン
、つまりデイツプスイッチ４に接続された入力がＨｉｇ
ｈレベルの時には、信号がＬｏｗレベルの時にＨｉｇｈ
レベルを出力する。
結局、ＮＡＮＤ回路６１０入力は、アドレス信号２が３
ＦＦ（Ｈ）となった時に全てＨｉｇｈレベルとなり、Ｎ
ＡＮＤ回路６２０入力は、データ信号２１が００（Ｈ）
となった時に全てＨｉｇｈレベルとなる。そこで、ＯＲ
回路６３０入力が、この時にともにＬｏｗレベルとなり
、ＯＲ回路６３の出力＆’！、 ＬＯＷレベルとなる。
ＦＦ（Ｈ）となった時に全てＨｉｇｈレベルとなり、Ｎ
ＡＮＤ回路６２０入力は、データ信号２１が００（Ｈ）
となった時に全てＨｉｇｈレベルとなる。そこで、ＯＲ
回路６３０入力が、この時にともにＬｏｗレベルとなり
、ＯＲ回路６３の出力＆’！、 ＬＯＷレベルとなる。
一方、ストローブ（Ｎ１７）入力端子１には、ＣＰＵの
ライト信号（Ｌｏｗアクティブ）が供給されているので
、ＯＲ回路７の出力は３ＦＦ（Ｈ）番地に００（Ｈ）を
書き込んだ時のみＬｏｗレベル（アクティブ）となる。
ライト信号（Ｌｏｗアクティブ）が供給されているので
、ＯＲ回路７の出力は３ＦＦ（Ｈ）番地に００（Ｈ）を
書き込んだ時のみＬｏｗレベル（アクティブ）となる。
よって、ＣＰＵが３ＦＦ（Ｈ）番地に００（Ｈ）を書き
込んだ時のみ、５ＴＯＲＥ信号を発生する。デイツプス
イッチ４の接点は容易にオープン／クローズの変更がで
きるので、アドレス信号２およびデータ信号２１は任意
に選択可能である。
込んだ時のみ、５ＴＯＲＥ信号を発生する。デイツプス
イッチ４の接点は容易にオープン／クローズの変更がで
きるので、アドレス信号２およびデータ信号２１は任意
に選択可能である。
なお、上記実施例ではデイツプスイッチ４と個別ＩＣに
よるゲート回路を用いて、ＣＰＵのアドレス信号とデー
タ信号とを選択する信号選択回路を構成したが、Ｐ Ｌ
Ｄ （Ｐｒｏｇｒａｍｍａｂｌｅ ＬｏｇｉｃＤｅｖ
ｉｃｅ）を使用しても同様の効果を奏する。この場合に
は、第１図に破線で示す、デイツプスイッチ４に相当す
るスイッチ素子および他のゲート回路を１チツプで構成
することができる。
よるゲート回路を用いて、ＣＰＵのアドレス信号とデー
タ信号とを選択する信号選択回路を構成したが、Ｐ Ｌ
Ｄ （Ｐｒｏｇｒａｍｍａｂｌｅ ＬｏｇｉｃＤｅｖ
ｉｃｅ）を使用しても同様の効果を奏する。この場合に
は、第１図に破線で示す、デイツプスイッチ４に相当す
るスイッチ素子および他のゲート回路を１チツプで構成
することができる。
以上のように、この発明によればＮＶＲＡＭの５ＴＯＲ
Ｅ信号制御回路を、信号選択回路でｃｐＵのアドレス信
号とデータ信号とを任意に組合わせて選択して、この選
択にもとづいて５ＴＯＲＦＪ信号を発生することにより
５ＴＯＲＥ信号発生条件を厳しくするようにし、かつ、
組合せを容易に変更できるように構成したので、ＣＰＵ
暴走時にも５ＴＯＲＥ信号が誤って出力される可能性を
著しく低下させることができ、また、５ＴＯＲＥ信号の
発生条件を容易に変更できるものが得られる効果がある
。
Ｅ信号制御回路を、信号選択回路でｃｐＵのアドレス信
号とデータ信号とを任意に組合わせて選択して、この選
択にもとづいて５ＴＯＲＦＪ信号を発生することにより
５ＴＯＲＥ信号発生条件を厳しくするようにし、かつ、
組合せを容易に変更できるように構成したので、ＣＰＵ
暴走時にも５ＴＯＲＥ信号が誤って出力される可能性を
著しく低下させることができ、また、５ＴＯＲＥ信号の
発生条件を容易に変更できるものが得られる効果がある
。
第１図はこの発明の一実施例によるＮＶＲＡＭの５ＴＯ
ＲＥ信号制御回路を示す回路構成図、第２図は従来のＮ
ＶＲＡＭの５ＴＯＲＥ信号制御回路を示す回路構成図で
ある。 １はストローブ信号の入力端子、２はアドレス信号、２
１はデータ信号、３はＮＶＲＡＭ、４はデイツプスイッ
チ（信号選択回路）、５１〜５４はＥＸＯＲ回路（信号
選択回路）、６，６１および６２はＮＡＮＤ回路、７は
ＯＲ回路、８はＰＬＤで構成できる部分。 なお、図中、同一符号は同一 又は相当部分を示す。 第１図 特許出願人 三菱電機株式会社
ＲＥ信号制御回路を示す回路構成図、第２図は従来のＮ
ＶＲＡＭの５ＴＯＲＥ信号制御回路を示す回路構成図で
ある。 １はストローブ信号の入力端子、２はアドレス信号、２
１はデータ信号、３はＮＶＲＡＭ、４はデイツプスイッ
チ（信号選択回路）、５１〜５４はＥＸＯＲ回路（信号
選択回路）、６，６１および６２はＮＡＮＤ回路、７は
ＯＲ回路、８はＰＬＤで構成できる部分。 なお、図中、同一符号は同一 又は相当部分を示す。 第１図 特許出願人 三菱電機株式会社
Claims (1)
- マイクロコンピュータのアドレスバスとデータバスと
に接続されたデータ入出力用のＲＡＭおよびこのＲＡＭ
内のデータを保存する不揮発性記憶素子により構成され
た不揮発性ＲＡＭに対して、前記マイクロコンピュータ
のアドレス信号にもとづいて、前記ＲＡＭ内のデータを
前記不揮発性記憶素子に転送させるストア信号を発生す
る不揮発性ＲＡＭのストア信号制御回路において、前記
マイクロコンピュータのアドレス信号およびデータ信号
を任意に組合わせて選択する信号選択回路を備え、この
信号選択回路の出力にもとづいて、前記ストア信号を発
生することを特徴とする不揮発性ＲＡＭのストア信号制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257248A JPH02105952A (ja) | 1988-10-14 | 1988-10-14 | 不揮発性ｒａｍのストア信号制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257248A JPH02105952A (ja) | 1988-10-14 | 1988-10-14 | 不揮発性ｒａｍのストア信号制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105952A true JPH02105952A (ja) | 1990-04-18 |
Family
ID=17303749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257248A Pending JPH02105952A (ja) | 1988-10-14 | 1988-10-14 | 不揮発性ｒａｍのストア信号制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105952A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107925640A (zh) * | 2015-08-25 | 2018-04-17 | 日本电气株式会社 | 处理设备和处理系统 |
-
1988
- 1988-10-14 JP JP63257248A patent/JPH02105952A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107925640A (zh) * | 2015-08-25 | 2018-04-17 | 日本电气株式会社 | 处理设备和处理系统 |
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