JPH02106947A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH02106947A
JPH02106947A JP63261005A JP26100588A JPH02106947A JP H02106947 A JPH02106947 A JP H02106947A JP 63261005 A JP63261005 A JP 63261005A JP 26100588 A JP26100588 A JP 26100588A JP H02106947 A JPH02106947 A JP H02106947A
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JP
Japan
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layer
wiring layer
electrical wiring
resist
air bridge
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Pending
Application number
JP63261005A
Other languages
English (en)
Inventor
Mitsuaki Fujihira
藤平 充明
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Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に詳細には、
エアーブリッジ配線構造を有する半導体装置の製造方法
に関する。
〔従来技術〕
半導体集積回路の高集積化に伴い、多層配線構造が採用
されてきている。この様な多層配線膜構造では、第3図
(a)に示すように半導体基板1上に形成された絶縁膜
2の上にバッシベーショ〉膜3aをかぶせられた第1電
気配線層3が形成され、その上に層間絶縁膜4を介し、
第1電気配線層3に交差して第2電気配線層5が形成さ
れている。しかしこの様な構造では、この第1及び第2
の電気配線層3.5の交差部で寄生容量が発生し、この
様な構造を有する集積回路において信号の遅延を引き起
こしていた。
ここで、一般に平行電極間の電気容量CはC−ε Xε
 X (S/d)、(但しε :真空中のs   0 
          0 誘電率、ε :比誘電率、d:電極間距離、S:電極面
積)である。ここで、ε を小さくすれば電−t8瓜を
小さくできるため、第1及び第2の電気配線層の交差部
間を空洞にして、ε を1に近付け、エアーブリッジを
構成する手法が、例えばGaAsのFET、IC,MM
IC等の高速デバイスで用いられている。このようなエ
アーブリッジ配線構造を第3図(b)に示す。図におい
て第1電気配線層3及びパッシベーション膜3aと第2
電気配線層5との間の空間6は空洞となってい・る。そ
して、このようなエアーブリッジ構造を有する半導体集
積回路素子を半導体ウニ”上に、ホトリソグラフィ技術
、拡散技術、イオン打込み技術、メツキ技術等を利用し
て、多量に形成し、この1−導体ウェーハを活管固定テ
ープに貼付け、ダイヤモンドソーでチップ状に1つ、1
つに切断分割して個々の半導体集積回路素子を形成して
いた。
〔発明が解決しようとする課題〕
第3図(b)に示す従来のエアーブリッジ構造を有する
半導体装置では、半導体ウエーノ\をダイシング工程で
チップ化する際、ダイヤモンドソーのり」断の際生じる
熱を放熱させたり、切断の際生じる切粉を除去するため
研削水を半導体ウエーノ\上にかけている。しかし、従
来のエアーブリッジ構造では、この研削水の水圧等によ
りエアーブリッジが潰れてしまったり、とんでしまい電
気配線が切れてしまうことがあった。そのため、エアー
ブリッジ構造を有する半導体装置を高い歩留まりで製造
することができなかった。そこで、エアーブリッジ構造
形成後、レジスト層を半導体ウェーハ上に形成し、その
後、ダイシングすることによりエアーブリッジの研削水
による破壊等を防止し、その後、レジスト層をレジスト
除去用の溶剤、またはプラズマ等により除去する方法も
行われている。しかし、この方法では半導体ウェー71
が貼付けられている粘着固定テープに耐溶剤性及び耐プ
ラズマ性がないため、エキスパンディングテープに半導
体チップを貼付けた状態でのレジスト層の除去ができな
かった。そのため、半導体チップをエキスパンディング
テープより取り外し、レジスト除ノーをワンチップづつ
行わねばならず、大変な労力を要し、かつ、半導体チッ
プのノ\ンドリングの際半導体チップを破壊してしまう
ことがあり、歩留まりを高くすることができなかった。
本発明は上記問題点に鑑み、エアーブリッジ構造を有す
る半導体装置を高歩留まりで製造できる甲導体装置の製
造方法を提供することを目的とする。
〔課題を解決するための手段〕
上記課題を達成するため、本発明の半導体装置の製造方
法では、半導体基板上に第1配線層を形成する第1配線
層形成工程と、前記第1配線層上に所定のパターンで第
1ホトレジスト層を形成する第1ホトレジスト層形成工
程と、前記第1ホトレジスト形成工程で形成したホトレ
ジスト層上に第2配線層を所定のパターンで形成する第
2配線層形成工程と、前記第2配線層形成工程の後、半
導体ウェーハの第2配線形成面側の全面に第2ホトレジ
スト層を形成する第2ホトレジスト層形成工程と、半導
体ウェーハをエキスパンディングテープに貼付けた状態
でダイシングする工程と、前記ダイシング工程の後、エ
キスパンディングテープに貼付けた状態で前記第1及び
第2のホトレジスト層をオゾン雰囲気中の紫外線照射に
より除去する工程とを含むことを特徴とする。
〔作用〕
本発明の半導体装置の製造方法では、上記のように構成
し、エアーブリッジを構成する空洞部にレジストを埋め
込んだ状態で、更に、第2電極層の上に保護層であるレ
ジスト層を形成した状態でダイシングしエアーブリッジ
構造の破壊を防止すると共に、オゾン雰囲気中での紫外
線照射法によるレジスト除去法を採用することにより、
空洞部内のホトレジスト層及び、第2配線層上のホトレ
シスト層の同時除去及びエキスパンディングテープに貼
付だ状態で上記ホトレジスト層の除去を可能にしている
〔実施例〕
以下図面を参照しつつ本発明に従う実施例について説明
する。
同一符号を付した要素は同一機能を有するため重複する
説明は省略する。
第1図は本発明に従う半導体装置の製造方法の実施例の
工程図の一例を示す。第1図に示すように、実施例の製
造方法は、第1配線層形成工程10と、第1ホトレジス
ト層形成工程11と、第2配線層形成工程12と、第2
ホトレジスト層形成工程13と、ダイシング工程14と
レジスト除去工程15とを含み、これらの工程を実施す
ることによりエアーブリッジ構造を形成している。
これらの工程の各々について第2図を用いて詳細に説明
する。
まず、第1配線層形成工程10では、第2図(a)に示
すように、半導体基板21上に形成された絶縁膜22の
上に電気配線用金属を蒸着し、ホトリソグラフィ技術を
利用して所定のパターンに第1電気配線層を23を形成
する。そして、形成された第1電気配線層23上にパッ
シベーション膜23aを保護のために形成する。
次に、第1ホトレジスト層形成工程11を実施する。こ
の工程11では、先の第1配線層形成工程10で形成し
た第1?Ii気配線層の上にホトレジスト層24を塗布
し、そして、所定の領域、すなわち上層電気配線層と交
差する部分を残すようにパターンニングした後、メツキ
用電極金属層25を形成する。このメツキ用電極金属層
25を形成した状態を第2図(b)に示す。
次に、第2配線層形成工程12を実施し、このメツキ用
電極金属層25上にホトレジストを塗布した後、上側の
電気配線層の形状にパターンニングし、その後、金(A
u)メツキを行い、不要な部分の金をリフトオフ法ある
いはイオンミリイング法で除去し、第2電気配線層26
を形成する。
この第2電気配線層26が形成された状態を第2図(C
)に示す。この状態では第1及び第2電気配線層23.
26との交差部の空間にはホトレジスト層24が充填さ
れている。
次に、第2レジスト層形成工程13を実施し、先の第2
配線層形成工程12で形成した第2電気配線層26の上
に保護用のレジスト層27を形成する。この状態を第2
図(d)に示す。そしてこの状態では第2電気配線層2
6の第1電気配線層23との交差部、すなわち、エアー
ブリッジ構造を形成している部分はホトレジスト層27
とホトレジスト層24とで上下よりサンドイッチされ、
強固に保持されている。
次に、ダイシング工程14を実施する。このダイシング
工程14では、まず、先の工程13で形成された半導体
集積回路素子が複数形成されている半導体ウェーハ28
を粘着固定テープ31の粘む而に貼付け、ダイシング装
置(図示せず)に固定する。つぎに第2図(e)に示す
ように半導体ウェーハ28上に形成されたスクライブラ
イン28aに沿ってダイヤモンドソー29a、29bで
研削水30a、30bを流しながら半導体つ工−ハ28
上に溝を形成する。次にこの溝が形成された半導体ウェ
ーハ28上にローラ(図示せず)を転がし、半導体ウェ
ーハ28をスクライブライン28aに沿って四関し、粘
着固定テープ31を図に示すようにA−A方向、B−B
方向に引っ張ることにより、半導体ウェーハ28を個々
のチップに分割する。
次に、先の工程14で個々に分割されたチップをその上
に粘着固定した粘着固定テープ31を所定のチャンバー
(図示せず)、に入れオゾン雰囲気中で紫外線を照射す
ることにより、ホトレジスト層24及びホトレジスト層
27を除去し、エアーブリッジ構造を形成する。この状
態を第2図(f)に示す。このように、ホトレジスト層
除去に溶剤またはプラズマを使用しないため、エクンバ
ンディングテーブへの影響は粘着力低下を除いては非常
に少ない。一方、この後に行うダイボンディング工程で
は、半導体チップ−つずつを粘着固定テープ31から引
き剥がし、所定のり−ドフレーム等にダイボンディング
する点から言って、この粘む力低下はむしろ好ましいも
のである。
本発明は上記実施例に限定されるものでなく、種々の変
形例が考えられ得る。
具体的には、上記実施例では第1電気配線層の上にパッ
シベーション膜を形成しているが、この様な膜を形成し
なくてもよい。
また上記実施例では第1電気配線層を金属蒸若で、第2
電気配線層をメツキ法により形成しているが、これらの
方法に限定されず、種々の方法を使用し得る。
〔発明の効果〕
本発明の半導体装置の製造方法では、先に説明したよう
に、ダイシングの際、エアーブリッジ構造が破壊されず
、かつハンドリング等が容易であるため、高歩留まりで
エアーブリッジ構造を有する半導体装置を製造すること
ができる。
【図面の簡単な説明】
第1図は、本発明に従う半導体装置の製造方法の工程図
、第2図は、第1図に示す工程での半導体装置の状態を
示す図、及び第3図は、エアーブリッジ構造を説明する
ための図である。 1.21・・・半導体基板、2.22・・・絶縁膜、3
.23・・・第1電気配線層、4.24・・・第1ホト
レジスト層、5.26・・・第2電気配線層、25・・
・メツキ用電極層、27・・・第2ホトレジスト層、2
8・・・半導体ウェーハ 29a、29b・・・ダイヤ
モンドソー 30a、30b・・・研削水、31・・・
粘着固定テープ。 特許出願人  住友電気工業株式会社 代理人弁理士   長谷用  芳  樹間      
   寺   嶋   史   間第  1 図 断面構造(前半) 第2図 (1) 断面構造(後半) 第2図 (2) エアーブリッジ配線構造 第3図

Claims (1)

  1. 【特許請求の範囲】 1、エアーブリッジ配線構造を有する半導体装置の製造
    方法において、 半導体基板上に第1配線層を形成する第1配線層形成工
    程と、 前記第1配線層上に所定のパターンで第1ホトレジスト
    層を形成する第1ホトレジスト層形成工程と、 前記第1ホトレジスト形成工程で形成したホトレジスト
    層上に第2配線層を所定のパターンで形成する第2配線
    層形成工程と、 前記第2配線層形成工程の後、半導体ウェーハの第2配
    線形成面側の全面に第2ホトレジスト層を形成する第2
    ホトレジスト層形成工程と、半導体ウェーハをエキスパ
    ンディングテープに貼付けた状態でダイシングする工程
    と、 前記ダイシング工程の後、エキスパンディングテープに
    貼付けた状態で前記第1及び第2のホトレジスト層をオ
    ゾン雰囲気中の紫外線照射により除去する工程とを含む
    半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5003008A (en) * 1988-10-26 1991-03-26 Tdk Corporation Method for the preparation of shaped article of crosslinked poly (vinylidene fluoride)
EP0647967A3 (en) * 1993-10-12 1997-05-21 Sumitomo Electric Industries Method of assembling a semiconductor chip.
US5824177A (en) * 1995-07-13 1998-10-20 Nippondenso Co., Ltd. Method for manufacturing a semiconductor device
EP1220010A3 (en) * 2000-12-29 2004-10-27 Texas Instruments Incorporated Micromechanical device recoat methods
JP2007109726A (ja) * 2005-10-11 2007-04-26 Oki Electric Ind Co Ltd 傾斜面の形成方法、配線構造体及びその形成方法、段差構造の被覆層、並びに、半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5003008A (en) * 1988-10-26 1991-03-26 Tdk Corporation Method for the preparation of shaped article of crosslinked poly (vinylidene fluoride)
EP0647967A3 (en) * 1993-10-12 1997-05-21 Sumitomo Electric Industries Method of assembling a semiconductor chip.
US5824177A (en) * 1995-07-13 1998-10-20 Nippondenso Co., Ltd. Method for manufacturing a semiconductor device
EP1220010A3 (en) * 2000-12-29 2004-10-27 Texas Instruments Incorporated Micromechanical device recoat methods
US7651734B2 (en) 2000-12-29 2010-01-26 Texas Instruments Incorporated Micromechanical device fabrication
JP2007109726A (ja) * 2005-10-11 2007-04-26 Oki Electric Ind Co Ltd 傾斜面の形成方法、配線構造体及びその形成方法、段差構造の被覆層、並びに、半導体装置

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