JPS60176251A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60176251A JPS60176251A JP3285684A JP3285684A JPS60176251A JP S60176251 A JPS60176251 A JP S60176251A JP 3285684 A JP3285684 A JP 3285684A JP 3285684 A JP3285684 A JP 3285684A JP S60176251 A JPS60176251 A JP S60176251A
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- Japan
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- wiring
- layer
- wiring layers
- layer wiring
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- Granted
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体装置にかがシ、とくに多層配線構造を有
する半導体装置とくに半導体集積回路装置に於いてその
配線パターンに工夫をこらし上層配線の短絡を防止する
配線形状に関する。
する半導体装置とくに半導体集積回路装置に於いてその
配線パターンに工夫をこらし上層配線の短絡を防止する
配線形状に関する。
（従来技術）
半導体集積回路に於いては、集積度の増大に伴ない多層
配線構造の採用が不可避となっている。
配線構造の採用が不可避となっている。
多層配線構造は配線のトポロジカルな自由度の増大によ
る設計の容易化と配線面積の減少によるチップ面積の縮
小化という大きな利点があるものの上層配線が下層配線
の大きな段をまたいで配設される為、特に上層配線が下
配配嬶の段ｉを狭い配線間隔で平行して歩る場合、該段
部における上層配線間の短絡という問題が存在する。即
ち最近の配線形成プ・ロセスに於いては、配線用金属の
エツチングには微細配線を精度よく形成する必要から異
方性のドライエッチが主流となっている。この異方性ド
ライエツチングはエツチングが異方的に進行するため、
レジストパターン通シにエツチングされる反面、急峻な
段部が存在すると、該段部での実効的な金属膜厚が厚く
なるため、該段部でのエツチング残シが発生し易くなる
。上層配線の配線間隔が狭くなると、この現象による上
層配線間の短絡の可能性は一層高くなる。
る設計の容易化と配線面積の減少によるチップ面積の縮
小化という大きな利点があるものの上層配線が下層配線
の大きな段をまたいで配設される為、特に上層配線が下
配配嬶の段ｉを狭い配線間隔で平行して歩る場合、該段
部における上層配線間の短絡という問題が存在する。即
ち最近の配線形成プ・ロセスに於いては、配線用金属の
エツチングには微細配線を精度よく形成する必要から異
方性のドライエッチが主流となっている。この異方性ド
ライエツチングはエツチングが異方的に進行するため、
レジストパターン通シにエツチングされる反面、急峻な
段部が存在すると、該段部での実効的な金属膜厚が厚く
なるため、該段部でのエツチング残シが発生し易くなる
。上層配線の配線間隔が狭くなると、この現象による上
層配線間の短絡の可能性は一層高くなる。
（発明の目的）
本発明の目的はかかる従来技術の欠点を除去した有効な
半導体装置を提供することである。
半導体装置を提供することである。
（発明の構成）
本発明はかかる下層配線の段部での上層配線間の短絡の
可能性を低減すべく下層配線の段差部を平行して通過す
る上層配線の対向する２辺を段差部において相対的に後
退させて間隔を拡げ上層配線間の短絡を防止することに
ある。
可能性を低減すべく下層配線の段差部を平行して通過す
る上層配線の対向する２辺を段差部において相対的に後
退させて間隔を拡げ上層配線間の短絡を防止することに
ある。
（実施例の説明）
第１図においてはシリコン基板１の表面に形成されたシ
リコン酸化膜２上を第１層目の配線層３が配設され、そ
の上を絶縁物４で覆った状態の断面構造である。第１層
目の配線層３の段差はそのまま絶縁物４にも反映され絶
縁物にも段差５が形成されている。かかる状態の絶縁物
上に配線用金属を被着した後、通常のレジスト塗布、目
金露光を行ない第２層目の配線のリンストノくターンを
配積用金属上に形成する。かかる状態で異方性ドライエ
ツチングを行なうと、エツチングがシリコンウェハース
に対し垂直方向の異方性をもって退行するため、段差部
でエツチング残りが発生し易く、第２層目の配線の短絡
が起き易くなる。
リコン酸化膜２上を第１層目の配線層３が配設され、そ
の上を絶縁物４で覆った状態の断面構造である。第１層
目の配線層３の段差はそのまま絶縁物４にも反映され絶
縁物にも段差５が形成されている。かかる状態の絶縁物
上に配線用金属を被着した後、通常のレジスト塗布、目
金露光を行ない第２層目の配線のリンストノくターンを
配積用金属上に形成する。かかる状態で異方性ドライエ
ツチングを行なうと、エツチングがシリコンウェハース
に対し垂直方向の異方性をもって退行するため、段差部
でエツチング残りが発生し易く、第２層目の配線の短絡
が起き易くなる。
第２図は従来技術を示す平面図であシ、第２層目の配線
層のエツチングが完了した時点での平面図である。第１
層目の配線層３をまたいで第２層目の配線層７が平行に
２本走っている。８〜１１は第１層目の配線段差部での
すなわちその上の絶縁物４における段差部での第２層目
の配線金属の残シである。８，１０．１１は第２層目の
配線層間短絡をひき起こす可能性があり、９の金属桟シ
は完全に第２層目の配線層間の短絡をひき起こしている
。この様な段部での金属桟シによる配線間短絡は配線間
隔が狭くなると急激に増大し、良品チップ歩留の低下を
ひき起こす。
層のエツチングが完了した時点での平面図である。第１
層目の配線層３をまたいで第２層目の配線層７が平行に
２本走っている。８〜１１は第１層目の配線段差部での
すなわちその上の絶縁物４における段差部での第２層目
の配線金属の残シである。８，１０．１１は第２層目の
配線層間短絡をひき起こす可能性があり、９の金属桟シ
は完全に第２層目の配線層間の短絡をひき起こしている
。この様な段部での金属桟シによる配線間短絡は配線間
隔が狭くなると急激に増大し、良品チップ歩留の低下を
ひき起こす。
本発明は下層配線段部での上層配線間の短絡の可能性を
低減すべく、下層配線に直交し、下層配線の段差部を平
行して走る複数の上層配素の対向する２辺を該段差部に
おいて相直的に後退させて間隔を拡げ、上層配線間の短
絡の可能性を低減することにある。
低減すべく、下層配線に直交し、下層配線の段差部を平
行して走る複数の上層配素の対向する２辺を該段差部に
おいて相直的に後退させて間隔を拡げ、上層配線間の短
絡の可能性を低減することにある。
第３図は本発明の実施例を示すもので、第２層目のパタ
ーンで第２層目配線層のエツチングが完了した時点での
平面図である。第１層目の配線層３をまたいで層内絶縁
物（第１図）を介して第２層目の配線層１３が複数本平
行に走っている。
ーンで第２層目配線層のエツチングが完了した時点での
平面図である。第１層目の配線層３をまたいで層内絶縁
物（第１図）を介して第２層目の配線層１３が複数本平
行に走っている。
１４〜１７は第１層目の配線層の段差部で第２層目の配
線層の対向する２辺を後退させたパターン部を示す。こ
れによ）、該段差部での第２Ｎ目の配線層間隔が拡がり
、該段差部での金属桟りによる第２層目の配線層間短絡
の可能性が低減される。
線層の対向する２辺を後退させたパターン部を示す。こ
れによ）、該段差部での第２Ｎ目の配線層間隔が拡がり
、該段差部での金属桟りによる第２層目の配線層間短絡
の可能性が低減される。
該段差部での第２層配線パターンの四部は対向する２辺
に設けてもよく、又−辺にの、み設けてもよい。
に設けてもよく、又−辺にの、み設けてもよい。
本発明になる配線パターン構造を採用すれ４、増々集積
度の増大する半導体集積回路において、１配線形成の安
定性が増し、良品歩留の向上が実現できる。
度の増大する半導体集積回路において、１配線形成の安
定性が増し、良品歩留の向上が実現できる。
第１図は第１層目の配線を形成した状態を示す断面図で
！り、ａ、第２図は従来技術を示す平面図であシ、第３
図は本発明の実施例を示す平面図である。 尚、図において、１・・・・・・シリコン半導体基板、
２・・・・・・二酸化シリコン膜等の絶縁膜、３・・・
・・・下層配線である２１１層目の配線層、４・・・・
・・Ｃ０■ハ二酸化シリコン等の層間絶縁層、５・・・
・・・段差、７゜１３・・・・・・上層の配線である第
２層目の配線層、１４．１５，１６．１７・・・・・・
本発明による凹部の平面パターンである。
！り、ａ、第２図は従来技術を示す平面図であシ、第３
図は本発明の実施例を示す平面図である。 尚、図において、１・・・・・・シリコン半導体基板、
２・・・・・・二酸化シリコン膜等の絶縁膜、３・・・
・・・下層配線である２１１層目の配線層、４・・・・
・・Ｃ０■ハ二酸化シリコン等の層間絶縁層、５・・・
・・・段差、７゜１３・・・・・・上層の配線である第
２層目の配線層、１４．１５，１６．１７・・・・・・
本発明による凹部の平面パターンである。
Claims (1)
- 多層配線構造を有する半導体装置内に配設された１本な
いし複数本の下層配線上を該下層配線に直交した複数本
の上層配線において、該下層配線の段差部を通過する上
層配線の対向する２′ｌＬを該段差部において相対的に
後退させ、該段差部における該上層配線間隔を他の部分
における間隔に比して拡大させたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285684A JPS60176251A (ja) | 1984-02-23 | 1984-02-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285684A JPS60176251A (ja) | 1984-02-23 | 1984-02-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60176251A true JPS60176251A (ja) | 1985-09-10 |
| JPH0230180B2 JPH0230180B2 (ja) | 1990-07-04 |
Family
ID=12370479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285684A Granted JPS60176251A (ja) | 1984-02-23 | 1984-02-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60176251A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317185A (en) * | 1990-11-06 | 1994-05-31 | Motorola, Inc. | Semiconductor device having structures to reduce stress notching effects in conductive lines and method for making the same |
| US5462767A (en) * | 1985-09-21 | 1995-10-31 | Semiconductor Energy Laboratory Co., Ltd. | CVD of conformal coatings over a depression using alkylmetal precursors |
| US5567989A (en) * | 1993-07-27 | 1996-10-22 | Samsung Electronics Co., Ltd. | Highly integrated semiconductor wiring structure |
| US5894170A (en) * | 1996-08-29 | 1999-04-13 | Nec Corporation | Wiring layer in semiconductor device |
| JP2010034236A (ja) * | 2008-07-28 | 2010-02-12 | Panasonic Corp | 固体撮像装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5791523A (en) * | 1980-11-28 | 1982-06-07 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1984
- 1984-02-23 JP JP3285684A patent/JPS60176251A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5791523A (en) * | 1980-11-28 | 1982-06-07 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5462767A (en) * | 1985-09-21 | 1995-10-31 | Semiconductor Energy Laboratory Co., Ltd. | CVD of conformal coatings over a depression using alkylmetal precursors |
| US5317185A (en) * | 1990-11-06 | 1994-05-31 | Motorola, Inc. | Semiconductor device having structures to reduce stress notching effects in conductive lines and method for making the same |
| US5567989A (en) * | 1993-07-27 | 1996-10-22 | Samsung Electronics Co., Ltd. | Highly integrated semiconductor wiring structure |
| US5894170A (en) * | 1996-08-29 | 1999-04-13 | Nec Corporation | Wiring layer in semiconductor device |
| JP2010034236A (ja) * | 2008-07-28 | 2010-02-12 | Panasonic Corp | 固体撮像装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0230180B2 (ja) | 1990-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |