JPH0210751A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0210751A
JPH0210751A JP63162322A JP16232288A JPH0210751A JP H0210751 A JPH0210751 A JP H0210751A JP 63162322 A JP63162322 A JP 63162322A JP 16232288 A JP16232288 A JP 16232288A JP H0210751 A JPH0210751 A JP H0210751A
Authority
JP
Japan
Prior art keywords
bonding
wiring pattern
semiconductor element
electrically insulating
insulating substrate
Prior art date
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Pending
Application number
JP63162322A
Other languages
English (en)
Inventor
Takashi Abe
阿部　孝詩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Publication of JPH0210751A publication Critical patent/JPH0210751A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体装置、プラスチックピングリッドアレ
ー（以下ＰＰＧＡと称す）の構造に関す［発明の概要コ 本発明は、ＰＰＧＡの構造において、半導体素子と配線
パターンとをギヤングボンディングで接続する事により
、高密度、多ピンのボンディングを実現し、且短時間で
接続できる様にしたものである。
［従来の技術］ 従来のＰＰＧＡのボンディングは、特開昭６２−９２３
４５．特開昭６２−９８６４７．特開昭６２−１４１７
４５に記載され第２図で示す様に半導体素子２１の、配
線パターン２２との接続は、ボンディングワイヤー２６
を用いたワイヤーボンディングで行なわれていた。リー
ドピン２４は、配線パターン２２と電気的に接続され、
電気絶縁基板２５に垂直に設けられている。ワイヤーボ
ンディングの後、モールド材２６でモールド、及びリッ
ド２７を接着し、パッケージの組立を行なっていた。
［発明が解決しようとする課題］ しかし、前述の技術では、絶縁基板は、リードピンのピ
ッチを、２．５４ｒａｎ又は１．２７　ｒｒａにして、
多数設ければ、４００ビン程度の基板を作る事は可能で
あったが、その様な半導体素子をワイヤーポンディング
で実装する場合、アルミパッドのピッチは１５０μｍ程
度必要となる為、半導体素子のサイズは１５酎０程度に
なりパターンの微細化に伴なうチップサイズの縮小化に
もかかわらず１５ｍ０よりも小さな半導体素子は実装で
きなかった。
又、これに対応する配線パターンは、ワイヤーボンディ
ング部の配線パターンのピッチが０．２ｍ＋ｎ程度にな
り、基板製作の歩留が極めて低かった。
さらに、多ピンのボンディングをワイヤーボンディング
で行なう事は大変時間を要した。
そこで本発明はこの様な問題点を解決するものでその目
的とするところは、１０ｍｍ０程度の半導体素子を４０
０ピン程度のＰＰＧＡに実装する方法を、基板製作の歩
留りを下げず、且、ボンディングの工数をかけずに提供
する事にある。
〔課題を解決する為の手段］ 本発明の半導体装置は、リードピンを電気的絶縁基板に
垂直に多数設けたＰＰＧＡにおいて、該リードピンと電
気的に接続している前記電気的絶縁基板上の配線パター
ンが、半導体素子と、ギヤングボンディングで接続して
いる事を特徴とする［実施例］ 第１図は本発明の実施例である。半導体素子２１に形成
されたバンプ１１と表面にメツキを施された銅フィンガ
ー１２はギヤングボンディングで接続されている。リー
ドピン２４は、配線パターン２２と電気的に接続され電
気絶縁基板２５に垂直に設けられている。ギヤングボン
ディングの後、モールド材２６でモールド及びリッド２
７を接着し、パッケージの組立を行なっている。
第３図は本発明の他の実施例で、ＢＴＡＢ方式、すなわ
ち半導体素子の電極はアルミパッドのままで、フィンガ
ー１２に突起１３をつけ、ギヤングボンディングする方
式である。
［発明の効果］ 以上の様に本発明によれば、ＰＰＧＡの配線パ声−ンと
、半導体素子をギヤングボンディングで接続する事によ
り４００ビンＰＰＧＡでワイヤーポンディングではチッ
プサイズが小さすぎて実装不可能な１０閣０程度のチッ
プでも実装可能となる。さらに、それらが基板の歩留り
も下げる事なく、ボンディングの工数もかけずにできる
という効果を有する。
【図面の簡単な説明】
第１図は、本発明の半導体装置の一実施例を示す断面図
。 第２図は、従来の半導体装置の実施例を示す断面図。 第６図は、本発明の他の実施例を示す断面図。 １・・・・・・・・・バンプ ２・・・・・・・・・銅フィンガー ３・・・・・・・・・フィンガーにつけた突起４・・・
・・・・・・リードピン ５・・・・・・・・・絶縁基板 ６・・・・・・・・・モールド材 ７　・・・　・・・　・・・　リ　　ッ　　ド以上

Claims (1)

    【特許請求の範囲】
  1. リードピンを電気絶縁基板に垂直に多数設けたプラスチ
    ックピングリッドアレーにおいて、該リードピンと電気
    的に接続している前記電気絶縁基板上の配線パターンが
    、半導体素子と、ギャングボンディングで接続されてい
    る事を特徴とする半導体装置。
JP63162322A 1988-06-28 1988-06-28 半導体装置 Pending JPH0210751A (ja)

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JP63162322A JPH0210751A (ja) 1988-06-28 1988-06-28 半導体装置

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JP63162322A JPH0210751A (ja) 1988-06-28 1988-06-28 半導体装置

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