JPH02108123A

JPH02108123A - 加算回路

Info

Publication number: JPH02108123A
Application number: JP26187688A
Authority: JP
Inventors: Tomoaki Fujiyama; 藤山　等章; Yukihiko Shimazu; 之彦島津
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-10-17
Filing date: 1988-10-17
Publication date: 1990-04-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は加算信号と被加算信号と桁上げ信号とにより
加算を行う加算回路に関し、特に桁上げ信号の伝播速度
の改良に関する。

〔従来の技術〕

第４図は例えば特開昭６１−７０６３６号公報に示され
た従来の全加算器回路を示す回路図である。図において
、Ａは加算信号であり、該加算信号ＡはＮｃｈトランジ
スタとＰｃｈ）ランジスタとを並列接続してなる伝達ゲ
ートＣＧ、の一端と、インノく一タＩ、を介して伝達ゲ
ートｃｃｚの一端と、２つのＰＣｈトランジスタＰｔ、
　Ｐｔと２つのＮｃｈ）ランジスタＮＩ＋　Ｎｚとのソ
ース端子とドレイン端子とを直列接続し、Ｐｃｈトラン
ジスタＰ１のドレイン端子を電源端子に接続し、Ｎｃｈ
）ランジスタＮｔのソース端子を接地したトランジスタ
回路のＰｃｈトランジスタＰ１ゲートと、Ｎｃｈ）ラン
ジスタＮ２のゲートとに与えられる。また■は反転被加
算信号であり、該反転被加算信号■は伝達ゲートＣＧ、
のＮｃｈ）ランジスタ側ゲートと、伝達ゲートＣＧ、の
Ｐｃｈ）ランジスタ側ゲートと、インバータＩ２を介し
て伝達ゲー）ＣＧ＋のＰｃｈ）ランジスタ側ゲート及び
伝達ゲートＣＧ２のＮｃｈ）ランジスタ側ゲートと、Ｐ
ｃｈ）ランジスタＰ２のゲートと、Ｎｃｈ）ランジスタ
のゲートとに与えられる。

伝達ゲー）ＣＧ、の他端と伝達ゲー）ＣＧ！の他端とは
接続され、その出力信号である加算信号Ａと被加算信号
Ｂとの排他的論理和信号Ａ■Ｂは伝達ゲートＣＧｚのＮ
Ｃｈトランジスタ側ゲートと、伝達ゲートＣＧ４のＰＣ
ｈトランジスタ側ゲートと、伝達ゲートＣＧＳのＮｃｈ
）ランジスタ側ゲートとに与えられ、またインバータ■
３を介して伝達ゲートＣＧｆｆのＰｃｈトランジスタ側
ゲートと、伝達ゲートＣＧ４のＮｃｈ）ランジスタ側ゲ
ートと、伝達ゲー）　ＣＧｓのＰｃｈ）ランジスタ側ゲ
ートとに与えられる。

一方、１ビット下位から伝播される桁上げ信号Ｃｉｎは
伝達ゲートＣＧ、の一端と、インバータ■４を介して伝
達ゲートＣＧ、の一端と、インバータ！、を介して伝達
ゲートＣＧ５の一端とに夫々与えられる。

そして、伝達ゲートｃＧｉの他端と伝達ゲートｃＧａの
他端とは接続され加算信号Ａと被加算信号Ｂと桁上げ信
号Ｃｉｎとの３つの加算結果である和信号ＳＵＮを出力
する。

また、伝達ゲートＣＧｓの他端は、Ｐｃｈトランジスタ
Ｐ２とＮｃｈ）ランジスタＮ＋との中間ノードに接続さ
れ、次ビットへの反転桁上げ信号Ｃｏｕｔを出力する。

そしてインバータＩ４及び伝達ゲートＣＧ３　、ＣＧ４
によりＳＵＭ出力回路部２が、またインバータＩＳ＋伝
達ゲートＣＧｓ　、　　Ｐｃｈ）ランジスタＰＩ＋　ｐ
２及びＮｃｈ）ランジスタＮ＋、　Ｎｚにより桁上げ回
路部３が夫々構成される。

次に以上のように構成された従来の全加算器回路の動作
について説明する。

まず、被加算信号Ｂが”　）ｔ　”レベルのときは、伝
達ゲートＣＧ＋がＯＦＦ・、伝達ゲートＣＧ２がＯＮと
なり、反転加算信号Ａ　が排他的論理和信号Ａ［Ｆ］Ｂ
として伝わる。また被加算信号Ｂが“Ｌ”レベルのとき
は、伝達ゲートＣＧ、がＯＮ、伝達ゲートＣＧ２がＯＦ
Ｆとなり、加算信号Ａが排他的論理和信号Ａ■Ｂとして
伝わる。次に、排他的論理和信号Ａ■Ｂが“ＨＩ＋レベ
ルのときは、伝達ゲートＣＧ、がＯＮ。

伝達ゲー）ＣＧ４がＯＦＦとなり、１ビット下位から伝
播される桁上げ信号Ｃｉｎがインバータ■４により反転
され、和信号ＳＵＮとして伝わる。また排他的論理和信
号Ｏ十Ｂが°“Ｌ　１１レベルのときは、伝達ゲートＣ
Ｇ、がＯＦＦ　、伝達ゲートＣＧ、がＯＮとなり、桁上
げ信号Ｃｉｎが和信号ＳＵＭとして伝わる。

反転桁上げ信号Ｃｏｕｔについて見ると、まず加算信号
Ａと被加算信号Ｂとが共に“Ｈ”レベルのときは、Ｐｃ
ｈ）ランジスタＰ、、　Ｐ２は共にＯＦＦ　、　Ｎｃｈ
トランジスタＮＩ＋　ＮＺは共にＯＮとなり、そのとき
、排他的論理和信号Ａ（Ｅ）Ｂは“Ｌ”レベルであるの
で、伝達ゲートＣＧｓはＯＦＦとなり、反転桁上げ信号
ｃｏｕｔはＬ　ＩＩレベルとなる。また加算信号Ａと被
加算信号Ｂとが共に°“Ｌ“レベルのときは、Ｐｃｈト
ランジスタＰ＋、　Ｐｔは共にＯＮ＋　　Ｎｃｈトラン
ジスタＮ、、　Ｎｔは共にＯＦＦとなり、そのとき、排
他的論理和信号Ａ○Ｂは“Ｌ“ルベルであるので、伝達
ゲーｔ−ｃｃｓはＯＦＦとなり、反転桁上げ信号Ｃｏｕ
ｔは°“Ｈ”レベルとなる。さらに加算信号Ａと被加算
信号Ｂとが異なるレベルのとき、即ち、Ａ＝“Ｌ　”Ｂ
＝“Ｈ＋１又は、Ａ＝“Ｈ”、Ｂ＝“°Ｌ°°のときは
、ＰｃｈトランジスタＰ、、　Ｐ２のうち片方が叶Ｆと
なり、Ｎｃｈ）ランジスタＮ、、　Ｎ、も片方がＯＦＦ
となる。

このとき排他的論理和信号ＡΦＢは“Ｈ′”レベルであ
るので、伝達ゲートＣＧｓがＯＮされ、桁上げ信号Ｃｉ
ｎがインバータＩ、により反転されて、反転桁上げ信号
Ｃｏｕｔとして出力される。

第１表は以上の事をまとめたものであり、Ｈ”レベルを
１．°“Ｌ　１１レベルを０として表している。

第１表次に上述の全加算器回路をｉビット（ｉは自然数）分並
設した加算回路について説明する。

第５図は、第４図に示す全加算器回路のうちＳＵＭ出力
回路部２と桁上げ回路部３とについて３（ｉ−３）ビッ
ト並設した加算回路を示す回路図である。

なお、説明の簡略化のためｉビット目の数字又は符号の
説明を１　　（１＝１１２１３　）を符して表わす。

図において２ｉはｉビット目のＳＵＭ出力回路部であり
、該ＳＫＩＭ出力回路部２において、加算信号Ａ、及び
被加算信号Ｂ、の排他的論理和信号Ａ１０Ｂ！とその反
転信号Ａ、（９Ｂ、とが伝達ゲートＣ（＋＋ｔのＮｃｈ
）ランジスタ側及び伝達ゲートＣＧ４１のＰｃｈトラン
ジスタ側のゲートと、伝達ゲートＣＣ，，のＰｃｈトラ
ンジスタ側及び伝達ゲートｃＧａ＝のＮｃｈトランジス
タ側のゲートとに各別に与えられ、また１ビット下位の
反転桁上げ信号Ｃ，−、が伝達ゲートＣＧｔｔの一端と
、インバータＬ＆ｉを介して伝達ゲートＣＧ、ｉの一端
とに与えられる。そして伝達ゲートＣＧｘｔと同ＣＧａ
＝との他端が接続され、和信号Ｓ、を出力する。

また３ｉはｉビット目の桁上げ回路部であり、該回路部
３１において、２つのＰｃｈトランジスタＰｌｉ＋ｈｉ
　と２つのＮＣｈトランジスタＮ１ＮＺｉ　とのソース
とドレインとを直列接続し、Ｐｃｈ）ランジスタＰｌｉ
のドレイン端子に電源端子を接続し、Ｎｃｈトランジス
タＰＪｚｔのソース端子を接地したトランジスタ回路の
ＰｃｈトランジスタＰｌｉ　とＮｃｈトランジスタＬｔ
　とのゲートに加算信号Ａ、が与えられ、Ｐｃｈトラン
ジスタｐｚｉ　とＮｃｈトランジスタＮ目とのゲートに
被加算信号Ｂ、が与えられており、反転桁上げ信号Ｃｔ
−ｔは伝達ゲー）ＣＧＳ、の一端に与えられ、そのＮｃ
ｈ）ランジスタ側ゲートに与えられた排他的論理和信号
ＡｅＢと、Ｐｃｈ）ランジスタ側ゲートに与えられた反
転排他的論理和信号Ａ■Ｂの“Ｈ”　　“Ｌ”レベルの
組み合わせにより、一端に与えられた反転桁上げ信号Ｃ
ト、が１ビット上位の桁に伝達される。

また３ビット目の反転桁上げ信号Ｃ３はインバータＩ１
、同■８を介して出力され、反転桁上げ出力信号ＣＯ３
となる。

次にこのように構成された加算回路の動作を説明する。

まず全ての排他的論理和信号Ａ■Ｂが“Ｈ”レベルの場
合は、伝達ゲートＣＧｓ！がＯＮとなり、１ビット目の
全加算器に入力された反転桁上げ信号で百が伝達ゲート
ｃｃｓｔを経由して３ビット目の全加算器から出力され
た反転桁上げ信号Ｃ３として伝わる。

また１ビット目の排他的論理和信号Ａ１■Ｂ。

が“Ｌ”レベルで、他ビットの排他的論理和信号Ａ！　
ＩＩ）Ｂ、、Ａ、ＯＢ、が“Ｈ”レベルの場合は、１ビ
ット目の伝達ゲートＣＣ，，がＯＦＦ　、他ビットの伝
達ゲートＣＧＳｔ＋　ＣＧ５３がＯＮとなり、１ビット
目の反転桁上げ信子テ、が伝達ゲートＣＧｓｚ、　ＣＧ
５３を経由して３ビット目の反転桁上げ信号で１として
伝わる。

以上、いずれの場合も３ビット目の反転桁上げ信号で７
の電位がインバータＩ？の論理しきい値に達した後、イ
ンバータＬ＋、　Ｉｓにより増幅され、上位ビットの人
力信号となる反転桁上げ出力信号ｃｏ３が決定する。

一般に、この増幅用のインバータは、−８ビット以上の
加算回路の場合、２〜８ビットおきに必要である。

〔発明が解決しようとする課題］従来の加算回路は以上のように構成されているので、伝
播された桁上げ信号の電位は増幅用のインバータの論理
しきい値に達する必要があると共に、増幅用のインバー
タのゲート遅延が生じるので、桁上げ信号の伝播が遅延
するという問題がある。また和信号を発生させる経路に
ついても桁上げ信号が決定されてから、インバータで反
転する必要があるため、桁上げ信号の伝播と同様の遅延
が生じるという問題があった。

この発明は、上記のような問題を解決するためになされ
たものであり、相補な桁上げ信号対を用いて和信号を出
力すると共に、その桁上げ信号対をセンスアンプ回路に
て増幅することにより、桁上げ回路における信号の遅延
及び和信号出力回路における和信号生成のゲート段数を
減少させ、高速に加算処理を行う加算回路をえることを
目的とする。

〔課題を解決するための手段〕

この発明に係る加算回路は、正論理の桁上げ信号と負論
理の反転桁上げ信号との相補な桁上げ信号対を用い、加
算信号と被加算信号との状態が異なるときに、下位ビッ
トから伝播された桁上げ信号対を夫々上位ビットへの桁
上げ信号対として伝播させる桁上げ伝播回路と、前記加
算信号と前記被加算信号とが能動状態のとき、上位ビッ
トへの前記反転桁上げ信号を能動状態とする桁上げ生成
回路と、前記加算信号と前記被加算信号とが共に非能動
状態のとき前記桁上げ信号を非能動状態とする桁上げ抹
消回路と、１ビット上位への前記桁上げ信号対の一方が
非能動状態のとき、他方を能動状態とする能動回路とを
有する桁上げ回路をＮビット分直列に接続したＮビット
桁上げ回路を設け、常に相補な桁上げ信号対を生成する
と共に、前記桁上げ回路から出力された相補な桁上げ信
号対の状態に応じて相補な桁上げ出力信号対を生成する
センスアンプ回路を設けたものである。

〔作用〕

この発明においては、互いに相補な２つの経路を有する
Ｎビット桁上げ回路の各ビットで、加算信号を非加算信
号とが異なる状態のとき、下位ビットからの桁上げ信号
と反転桁上げ信号とを夫々上位ビットへの桁上げ信号と
反転桁上げ信号として伝播させ、加算信号と被加算信号
とが共に能動状態のとき、上位ビットへの桁上げ信号対
を能動状態とし、加算信号と被加算信号とが共に非能動
状態のとき、上位ビットへの桁上げ信号対を非能動状態
とし、任意のビット単位で出力された相補な桁上げ信号
対の状態に応じて、上位ビットの入力となる増幅された
桁上げ出力信号と反転桁上げ出力信号を発生する。

〔実施例〕

以下、この発明をその実施例を示す図面に基づいて説明
する。

第１図はこの発明に係る加算回路の構成を示す回路図で
あり、なお、ここでは説明を簡略化するため、３ビット
構成としており、ｉビット目の数字又は符号の説明をｉ
　　（ｉ　＝Ｌ２，３　）を符して表わす。

図において、２ｉはＳＵＭ出力回路部であり、該ＳＵＮ
出力回路部２、において、加算信号Ａ、及び被加算信号
Ｂｉの排他的論理和信号Ａｉ　ＯＢ、とその反転信号Ａ
、ＯＢ五とが伝達ゲートＣＧ３１のＮｃｈトランジスタ
側及び伝達ゲートＣＧ４１のＰｃｔ＋トランジスタ側の
ゲートと、伝達ゲートＣＧｆｆｉのＰｃｈトランジスタ
側及び伝達ゲートＣＧ４ｔのＮｃｈトランジスタ側のゲ
ートとに各別に与えられ、１ビット下位からの反転桁上
げ信号Ｃｉ　−１及び桁上げ信号Ｃ，−。

が伝達ゲー）ＣＧ、ｉの一端及び同ＣＧ４．の一端に各
別に与えられる。そして伝達ゲートＣＧ、ｉと同ＣＧ、
、との他端が接続され、和信号Ｓ、を出力する。

また３ｉは桁上げ回路部であり、該桁上げ回路部３正に
おいて、１ビット下位からの反転桁上げ信号Ｃ，，がＮ
ｃｈトランジスタからなる伝達ゲート丁Ｇｌｉの一端に
与えられる。また、１ビット下位からの桁上げ信号Ｃｉ
　−１がＮｃｈ）ランジスタからなる伝達ゲートＴＧ２
ｉの一端に与えられる。また伝達ゲートＴＧ、□、同Ｔ
Ｇ、。のゲートには加算信号Ａ１と被加算信号Ｂｉとの
排他的論理和信号Ａ、■Ｂ、が与えられ、その“°Ｈ°
”、“Ｌ”により上位への桁上げ信号Ｃ１及び反転桁上
げ信号で丁の伝播を制御する。この伝達ゲートＴＧ、ｉ
、同ＴＧ２ｉで桁上げ信号伝播回路４直が構成される。

また伝達ゲートＴＧ目の他端は、ＮｃｈトランジスタＮ
ｌｉ同Ｎｚｉ　のドレインとソースとを直列接続して構
成された桁上げ生成回路５ｉのＮｃｈ）ランジスタＮｌ
ｉのドレインに接続されている。またＮｃｈトランジス
タＬｔのソースは接地されている。またＮｃｈ）ランジ
スタＮ目、同Ｎ２ｉのゲートは加算信号Ａ五、加算信号
Ｂｔが各別に与えられている。

伝達ゲートＴＧｚｚの他端は、ＮＣｈトランジスタＮ３
、同Ｎ４ｉのドレインとソースとを直列接続して構成さ
れた桁上げ抹消回路６ｉのＮｃｈ）ランジスタＮｆｆ１
のドレインに接続されている。またＮｃｈトランジスタ
Ｎ４！のソースは接地されている。

また伝達ゲートＴＧ、ｉの他端はＰｃｈ）ランジスタＰ
３ｉの一端と、Ｐｃｈ）ランジスタフｉのゲートとに接
続され、また伝達ゲー）ＴＧｚｚの他端はＰｃｈトラン
ジスタＰ４ｉの一端と、Ｐｃｈ）ランジスタ３８のゲー
トとに接続されている。またＰｃｈ）ランジスタＰ３ｉ
同Ｐａｉの他端は電源端子に一括接続されている。そし
てこのＰｃｈ）ランジスタＰ３！同Ｐ４ｉにより能動回
路部７ｉが構成される。

一方３ビット目の桁上げ信号Ｃ１と反転桁上げ信号で７
とはその信号Ｃ３＋で７の電位差により桁上げ出力信号
Ｃ０３及び反転桁上げ信号ＣＯ１を出力するセンスアン
プ回路ｌに与えられる。

第２図はセンスアンプ回路の構成を示す回路図であり、
３ビット目の桁上げ信号Ｃ３は、ドレインに電源電圧を
与えられたＰｃｈ）ランジスタＰ、のゲートと、該Ｐｃ
ｈトランジスタＰ、のソースとそのドレインとを接続し
、ソースを接地したＮｃｈ）ランジスタＮ、のゲートと
に与えられる。そしてソースとドレインの接続ノードか
らの出力信号は、そのドレインに電源電圧を与えられた
Ｐｃｈ）ランジスクＰ７のソース及びゲートと、ドレイ
ンに電源電圧を与えられたＰｃｈトランジスタＰ８のゲ
ートとに与えられると共に反転桁上げ出力信号Ｃ０３と
して出力される。また３ビット目の反転桁上げ信号Ｃ３
は、出力ドレインに電源電圧を与えられたＰｃｈトラン
ジスタＰｈのゲートと、８亥ＰｃｈトランジスタＰ６の
ソースと、そのドレインとを接続し、ソースを接地した
ＮｃｈトランジスタＮ、のゲートとに与えられる。そし
てソースとドレインとの接続ノードからの出力信号はＰ
ｃｈトランジスタＰ８のソースに与えられると共に、桁
上げ出力信号ＣＯ３として出力される。

次に以上のように構成された加算回路の動作について説
明する。

まず、全ての排他的論理和信号Ａ、■Ｂ、が“Ｈ″レベ
ルとき、即ち加算信号Ａ１と被加算信号Ｂ、とが異なる
状態のときは、伝達ゲートＴＧＩｉ。

同ＴＧ、、が共にＯＮとなり、１ビット下位からの桁上
げ信号Ｃ，，及び反転桁上げ信号Ｃ４−１が夫々３ビッ
ト目の桁上げ信号Ｃ１と反転桁上げ信号で７として伝播
される。

また１ビット目の排他的論理和信号Ａ、■Ｂ１が“Ｌ”
レベルで、他の排他的論理和信号Ａ２■Ｂｔ＋Ａ３■Ｂ
、が“Ｈ”レベルとなる場合は、１ビット目の伝達ゲー
トＴＧｚ、　ＴＧ２１がＯＦＦ　、他の伝達ゲ−１−Ｔ
Ｇ、□、　ＴＧ、□、　ＴＧｌ！、　ＴＧｚ３がＯＮと
なり、１ビット目の反転桁上げ信号で７と桁上げ信号Ｃ
１とが、夫々３ビット目の反転桁上げ信号で７と桁上げ
信号Ｃ１として伝播される。この場合に、１ビット目の
加算信号Ａ、と被加算信号Ｂ１とが共に“■（”レベル
のときは、Ｎｃｈ）ランジスタＮ１１＋　同Ｎ２１が共
にＯＮとなり、１ビット目の反転桁上げ信号でＥが“Ｌ
″レベル引下げられ、この信号によりＰｃｈトランジス
タＰ４ＩがＯＮＬ、、１ビット目の桁上げ信号Ｃ８が“
Ｈ”レベルに引き上げられ、損上げ信号Ｃ１及び反転桁
上げ信号で「が共に能動状態となるという桁上げ生成処
理がなされる。

また、１ビット目の加算信号Ａ１と被加算信号Ｂ、とが
共にＬ”レベルのときは、Ｎｃｈ）ランラスタＮ３１＋
同Ｎ４１が共にＯＮとなり、１ビット目の桁上げ信号Ｃ
１が“Ｌ”レベルに引き下げられ、この信号によりＰｃ
ｈ）ランジスタｐＨが０ＩＪＬ、１ビット目の反転桁上
げ信号で７が“Ｈ”レベルに引き上げられ、桁上げ信号
Ｃ３及び反転■ｉｉ上げ信号Ｃ，が共に非能動状態とな
るという桁上げ抹消処理がなされる。

３ビット目に伝播された桁上げ信号Ｃ３と反転桁上げ信
号で「とはセンスアンプ回路１に入力され、この２つの
相補な信号の状態により、電源電圧に増幅された桁上げ
出力信号ＣＯ，と反転桁上げ出力信号ＣＯ１とが出力さ
れる。

即ち、桁上げ信号Ｃ１が“Ｈｎのときは、Ｎｃｈトラン
ジスタＮ、がＯＮＬ、、その出力信号が“Ｌ”に引き下
げられ、Ｐｃｈ）ランジスタＰ’ｒ、　ｈがＯＮＬ、、
反転桁上げ出力信号ＣＯ１を“Ｌ”とするとき共に、Ｐ
ｃｈトランジスタＰ６がＯＮＬ、、桁上げ出力信号Ｃ０
３を“Ｈ”とする。

また桁上げ信号Ｃ１が“Ｌ　ＩＩのときは、Ｐｃｈ）ラ
ンジスタＰ、がＯＮＬ、反転桁上げ出力信号ＣＯ１が“
Ｈ゛となると共にＮｃｈ）ランジスタＮ、がＯＮシ、桁
上げ出力信号ＣＯ１が“Ｌ”に引き下げられる。

センスアンプ回路１は前述の如くの動作を行うので信号
を遅延させることなく増幅でき、信号の伝播を高速化で
きる。

一方和信号Ｓｉはｉビット目の排他的論理和信号Ａ■Ｂ
が“Ｈ”レベルのとき、それより１ビット下位のｉ−１
ビット目の反転桁上げ信号Ｃニー１が伝達ゲートＣＧ３
を通過し、排他的論理和信号ＡｅＢが“Ｌ”レベルのと
き、ｉ−１ビット目の桁上げ信号Ｃト、が伝達ゲートＣ
Ｇ４１を通過して決定される。

以上の入力信号に対する各出力信号を“Ｈ”ルベル゛１
゛“Ｌ　ＩＴレベルを°０°′とじて第２表にまとめて
示す。

第２表（ｉは１〜　の整数）次に他の実施例について説明する。

第３図は他の実施例の構成を示す回路図であり、桁上げ
回路部のみを示している。

この実施例では桁上げ伝播回路４．をＰｃｈ）ランジス
タからなる伝達ゲートＴＧ３ｉ＋ＴＧ４ｉで、桁上げ生
成回路部５、及び桁上げ抹消回路部６直をＰｃｈトラン
ジスタ’ｑ＝　＋Ｐ１゜、及びｐＨｉ＋ＰＩ□、で、ま
た能動回路をＮｃｈ）ランジスタＮ？ｉ　＊　Ｎａｉて
夫々構成したものであり、他の構成は第１実施例と同一
である。

なお、この実施例ではセンスアンプ回路で桁上げ信号の
“Ｈ°゛“Ｌ”を検出するようにしたが、センスアンプ
回路で電圧または電流の差を検出するようにしてもよい
。

（発明の効果〕以上の説明のとおり、この発明によれば相補な桁上げ信
号を用い、加算信号と被加算信号の状態とに応じて相補
な桁上げ信号を得るように桁上げ信号を構成すると共に
、複数のビット単位での桁上げ信号の増幅をセンスアン
プ回路によりおこなっているので、高速に桁上げ信号を
伝播できる。

また相補な桁上げ信号を用いて和信号を生成しているの
で、和信号を生成するために必要なインバータが不要と
なり、和信号の生成を高速化でき、高速な加算回路を得
ることができる。

【図面の簡単な説明】

第１図はこの発明に係る加算回路の構成を示す回路図、
第２図はセンスアンプ回路の構成を示す回路図、第３図
は他の実施例の加算回路の桁上げ回路の構成を示す回路
図、第４図は従来の全加算器の構成を示す回路図、第５
図は３ビットの全加算器で構成した加算回路の回路図で
ある。１・・・センスアンプ回路　　２１，２２．２３・・・
ＳＵＭ出力回路部　　３１，３２．３３・・・桁上げ回
路部　　４１，４２．４３・・・桁上げ伝播回路部　　
５１．５２．５３・・・桁上げ生成回路部　　６１．６
２．６３・・・桁上げ抹消回路部　　？１，７２゜７３
・・・能動回路　　Ａ　Ｉ、　Ａ　ｚ　、Ａ　３・・・
加算信号Ｂ１．Ｂ２．Ｂ３・・・被加算信号なお、図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】１、加算対象として入力された加算信号及び被加算信号
の加算結果である和信号及び桁上げ信号を出力する加算
回路において、前記加算信号と被加算信号とが異なる状態のとき、１ビット下位の桁上げ信号と反転桁上げ信号と
を含む桁上げ信号対を夫々１ビット上位への桁上げ信号
対として伝播する桁上げ伝播回路、前記加算信号と前記被加算信号とが共に能動状態のとき、１ビット上位の前記反転桁上げ信号を能
動状態とする桁上げ生成回路、前記加算信号と前記被加算信号とが共に非能動状態のとき、１ビット上位への前記桁上げ信号を非
能動状態とする桁上げ抹消回路及び１ビット上位への前記桁上げ信号対の一方が非能動状態のとき、他方を能動状態とする能動回路を有する桁上げ回路をＮビット分直列に接続したＮビット桁上げ回路と、該Ｎビット桁上げ回路の前記桁上げ回路から出力された相補な桁上げ信号対の状態に応じて桁上げ
出力信号及び反転桁上げ出力信号を発生するセンスアン
プ回路とを備えることを特徴とする加算回路。