JPS62184534A - 演算回路 - Google Patents
演算回路Info
- Publication number
- JPS62184534A JPS62184534A JP2861086A JP2861086A JPS62184534A JP S62184534 A JPS62184534 A JP S62184534A JP 2861086 A JP2861086 A JP 2861086A JP 2861086 A JP2861086 A JP 2861086A JP S62184534 A JPS62184534 A JP S62184534A
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- JP
- Japan
- Prior art keywords
- bits
- arithmetic
- carry
- bit
- low order
- Prior art date
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- Pending
Links
- 230000000694 effects Effects 0.000 abstract description 4
- 238000007796 conventional method Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 4
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明拡ディジタル演算回路に関し、特に高速多ビット
の加減算を行なう演算回路に関する。
の加減算を行なう演算回路に関する。
従来、多ビットの加減算用演算回路では全加算器を直列
に接続した構成がとられていた。以下、図面を参照して
その動作及び構成を説明する。
に接続した構成がとられていた。以下、図面を参照して
その動作及び構成を説明する。
全加算器の真理値表を第１表に示す。第３図は全加算器
の１例である。図中破線内は半加算器である。第３図紘
論理記号による表現の１例であるが、トランジスタ回路
で実現する場合、例えばＭＯ８）ランジスタを用いる場
合は第４図の如く論理回路は書き直される事は周知であ
る。
の１例である。図中破線内は半加算器である。第３図紘
論理記号による表現の１例であるが、トランジスタ回路
で実現する場合、例えばＭＯ８）ランジスタを用いる場
合は第４図の如く論理回路は書き直される事は周知であ
る。
第１表
さて、例えば１６ビツトの加算を行う場合、第３図、第
４図に示した全加算器を第５図の如く直列に接続して演
算を行う。各ビットへの入力Ａｉ及びＢｉ社同一時刻に
全加算器に入力される氷、最下位ビット（０ビツト目）
以外は、下位ビットの桁上げ信号（Ｃｏｕｔ）が確定し
た後にはじめて、和（Ｓｕｍ）及び桁上げ信号（Ｃｏｕ
ｔ）は計算される事になる。従って上位ビットの計算に
要する時間は第４図の全加算器の場合、各ビット当ｆｉ
ＮＯＲ又はＮＡＮＤゲート２段分の遅延に相当する事に
なる。
４図に示した全加算器を第５図の如く直列に接続して演
算を行う。各ビットへの入力Ａｉ及びＢｉ社同一時刻に
全加算器に入力される氷、最下位ビット（０ビツト目）
以外は、下位ビットの桁上げ信号（Ｃｏｕｔ）が確定し
た後にはじめて、和（Ｓｕｍ）及び桁上げ信号（Ｃｏｕ
ｔ）は計算される事になる。従って上位ビットの計算に
要する時間は第４図の全加算器の場合、各ビット当ｆｉ
ＮＯＲ又はＮＡＮＤゲート２段分の遅延に相当する事に
なる。
又、最下位ビットはゲート４段分の遅延時間を要する。
第６図はＮＭＯ８における別の全加算回路を示す。本回
路では、Ａ−Ｂｉ’＋Ａ、Ｂ（Ａ、Ｂの排他的論理和）
なる場合に伝送ゲー）ＴＲは開き、下位ビットからの桁
上げ信号を上位ビットへ伝える。一方、人−Ｂ（Ａ、Ｂ
のＡＮＤ）の場合は高レベル“１″を発生し次段に伝え
、又Ａ＋Ｂ （Ａ 、 ＢのＮ ＯＲ）の場合は低レベ
ル“０”を発生し次段に伝える。従って演算時間が最大
となるのは、全ビットで伝送ゲートが開き、最下位ビッ
トからの桁上げ信号が最上位ピッ）１で伝わる場合にな
る。この場合の演算時間は、桁上げ信号が伝送ゲートを
通過するのに要する遅延（及びＡ、Ｈの排他的論理和を
生成するのに要する時間の和）に相当するが、一般に第
４図に示したものよシ遅延が小さく多用されている。し
かし、第４図、第６図のいずれの場合についても最下位
ビットから最上位ビットへの桁上げ信号の伝搬時間が演
算時間を決定している。すなわち演算時間紘ビット数に
比例あるいはビット数の２乗に略比例する。（ｎ段の伝
送ゲートの遅延時間は大略ｎ８に比例する事は周知であ
る。）〔発明が解決しようとする問題点〕 上述した従来の多ビツト演算回路では、桁上げ信号が最
下位ビットから順次伝搬し、下位ビットから順に、演算
結果及び桁上げが定まっていたため、演算には長大な時
間を要するという欠点があった。
路では、Ａ−Ｂｉ’＋Ａ、Ｂ（Ａ、Ｂの排他的論理和）
なる場合に伝送ゲー）ＴＲは開き、下位ビットからの桁
上げ信号を上位ビットへ伝える。一方、人−Ｂ（Ａ、Ｂ
のＡＮＤ）の場合は高レベル“１″を発生し次段に伝え
、又Ａ＋Ｂ （Ａ 、 ＢのＮ ＯＲ）の場合は低レベ
ル“０”を発生し次段に伝える。従って演算時間が最大
となるのは、全ビットで伝送ゲートが開き、最下位ビッ
トからの桁上げ信号が最上位ピッ）１で伝わる場合にな
る。この場合の演算時間は、桁上げ信号が伝送ゲートを
通過するのに要する遅延（及びＡ、Ｈの排他的論理和を
生成するのに要する時間の和）に相当するが、一般に第
４図に示したものよシ遅延が小さく多用されている。し
かし、第４図、第６図のいずれの場合についても最下位
ビットから最上位ビットへの桁上げ信号の伝搬時間が演
算時間を決定している。すなわち演算時間紘ビット数に
比例あるいはビット数の２乗に略比例する。（ｎ段の伝
送ゲートの遅延時間は大略ｎ８に比例する事は周知であ
る。）〔発明が解決しようとする問題点〕 上述した従来の多ビツト演算回路では、桁上げ信号が最
下位ビットから順次伝搬し、下位ビットから順に、演算
結果及び桁上げが定まっていたため、演算には長大な時
間を要するという欠点があった。
本発明の演算回路は、下位複数ビット演算と同一期間中
に、下位複数ビットから上位複数ビットへの桁上げの有
無双方について上位複数ビット演算を並列に行い、前記
上位及び下位複数ビット演算終了後に下位複数ビットか
らの桁上げの有無に従い上位複数ビット演算の結果を選
択する様に構成されている。
に、下位複数ビットから上位複数ビットへの桁上げの有
無双方について上位複数ビット演算を並列に行い、前記
上位及び下位複数ビット演算終了後に下位複数ビットか
らの桁上げの有無に従い上位複数ビット演算の結果を選
択する様に構成されている。
次に本発明について図面を参照して説明する。
第１図は本発明を１６ビツトの演算回路に適用した実施
例である。０〜７ビツトの下位８ビツトの演算は上記従
来技術と同一の全加算器を用いるが、８〜１５ビツトの
上位８ビツトの演算では、下位８ビツトからの桁上げの
有無につきそれぞれ並列に演算を行い、下位８ビツトの
桁上げが確定した後、それに従って上位８ビット分の演
算結果の一方を選択出力する。
例である。０〜７ビツトの下位８ビツトの演算は上記従
来技術と同一の全加算器を用いるが、８〜１５ビツトの
上位８ビツトの演算では、下位８ビツトからの桁上げの
有無につきそれぞれ並列に演算を行い、下位８ビツトの
桁上げが確定した後、それに従って上位８ビット分の演
算結果の一方を選択出力する。
上位各ビットの演算回路は第２図（ａ）又は（ｂ）に示
す。第２図（ａ）拡Ｎ Ｍ Ｏ８回路の一例でアシ、上
記従来技術例第６図に対応し、又第２図Φ）は第４図に
対応するものである。本発明による回路では、演算時間
は８ビット分の演算時間に選択出力に要する時間を加え
たものになる。すなわち、従来技術による演算回路に比
べ半分強の演算時間で済む。
す。第２図（ａ）拡Ｎ Ｍ Ｏ８回路の一例でアシ、上
記従来技術例第６図に対応し、又第２図Φ）は第４図に
対応するものである。本発明による回路では、演算時間
は８ビット分の演算時間に選択出力に要する時間を加え
たものになる。すなわち、従来技術による演算回路に比
べ半分強の演算時間で済む。
本例は一般的な全加算器あるいはＮＭＯ８のマンチェス
ター屋全加算器について示したが、０Ｍ０８回路につい
ても適用可能な事は明らかである。又、多ビツト演算を
上下に２分割のみならず多分割しても同様の効果がある
事も明らかである。
ター屋全加算器について示したが、０Ｍ０８回路につい
ても適用可能な事は明らかである。又、多ビツト演算を
上下に２分割のみならず多分割しても同様の効果がある
事も明らかである。
以上説明したように本発明では、多ビツト加減算におい
て上位ビットを下位ビットを並列に演算し、かつ、下位
ビットからの桁上げの有無双方に対し演算を行い、上位
及び下位演算終了後に下位ビットの桁上は結果に従い上
位ビット演算の結果を選択するため、従来技術の如く下
位から上位まで通して行うものに比べ、演算時間を著し
く短縮できる効果を有する。
て上位ビットを下位ビットを並列に演算し、かつ、下位
ビットからの桁上げの有無双方に対し演算を行い、上位
及び下位演算終了後に下位ビットの桁上は結果に従い上
位ビット演算の結果を選択するため、従来技術の如く下
位から上位まで通して行うものに比べ、演算時間を著し
く短縮できる効果を有する。
第１図は本発明の実施例のブロック図、第２図（ａ）は
第１図中の上位ビット部分の全加算回路図、第２図（ｂ
）は第１図の上位ビット部分の他の構成例の全加算器ブ
ロック図、第３図は全加算器論理回路図、第４図はトラ
ンジスタ構成の場合の全加算器回路図、第５図は従来技
術における多ビット演算回路のブロック図、第６図はＮ
ＭＯ８における全加算器のトランジスタ回路図である。 鉢 Ｓｔ Ｓｔ 千２図（ｂ）
第１図中の上位ビット部分の全加算回路図、第２図（ｂ
）は第１図の上位ビット部分の他の構成例の全加算器ブ
ロック図、第３図は全加算器論理回路図、第４図はトラ
ンジスタ構成の場合の全加算器回路図、第５図は従来技
術における多ビット演算回路のブロック図、第６図はＮ
ＭＯ８における全加算器のトランジスタ回路図である。 鉢 Ｓｔ Ｓｔ 千２図（ｂ）
Claims (1)
- 下位複数ビット演算と同一期間中に、下位複数ビットか
らの桁上げの有無双方について上位複数ビット演算を並
列に行い、前記上位及び下位複数ビットの演算終了後に
下位複数ビットからの桁上げの有無に従い上位複数ビッ
ト演算結果を選択する様に構成された事を特徴とする演
算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2861086A JPS62184534A (ja) | 1986-02-10 | 1986-02-10 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2861086A JPS62184534A (ja) | 1986-02-10 | 1986-02-10 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62184534A true JPS62184534A (ja) | 1987-08-12 |
Family
ID=12253340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2861086A Pending JPS62184534A (ja) | 1986-02-10 | 1986-02-10 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62184534A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02183328A (ja) * | 1989-01-09 | 1990-07-17 | Matsushita Electric Ind Co Ltd | デジタル信号処理装置 |
| JPH02301827A (ja) * | 1989-04-28 | 1990-12-13 | Internatl Business Mach Corp <Ibm> | 論理合成ネツトワーク |
-
1986
- 1986-02-10 JP JP2861086A patent/JPS62184534A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02183328A (ja) * | 1989-01-09 | 1990-07-17 | Matsushita Electric Ind Co Ltd | デジタル信号処理装置 |
| JPH02301827A (ja) * | 1989-04-28 | 1990-12-13 | Internatl Business Mach Corp <Ibm> | 論理合成ネツトワーク |
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