JPH02108169A - フレームメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は１画像情報などを記憶するのに利用されるフレ
ームメモリ装置に関し、特に処理する画像の移動に関す
る。

［従来の技術］ 例えば、イメージスキャナで読取った画像に対し、プリ
ントする前に様々な編集処理を施こそうとする場合、そ
の情報は時系列情報として順次に入力されるので、その
情報の全てを一時的にメモリ上に格納し、その後で情報
が格納されたメモリをアクセスし編集処理を行なうこと
になる。この種のメモリは、フレームメモリと呼ばれ、
通常、非常に大きな記憶容量を必要とされる６例えば、
Δ３サイズの画像を、１６画素／　ｍ　ｍの解像度で読
取る場合には、単色の２階調でも約４Ｍバイトが必要で
あり、カラー画像なら最低でも１２Ｍバイトが必要にな
る。

［発明が解決しようとする課題］ ところで、例えばイメージスキャナから入力した画像を
プリンタで記録する場合には、記録する画像の位置を上
下方向や左右方向に移動したい場合がよくある。フレー
ムメモリを備える画像処理装置においては、該メモリ上
に画像データを記憶した後で、ＣＰＵを用いて該メモリ
をアクセスし、全てのデータをそれまでとは別のアドレ
スに転送（移動）する処理を繰り返せば、メモリ上で画
像を移動することができ、記録画像の位置を変えること
ができる。この種の動作は、比較的単純な処理であるが
、その処理を全てのデータについて行なう必要があるの
で、処理量が膨大であり、それの実行には長い時間を要
する。また、処理対象の画像の大きさがフレームメモリ
の容量と同じくらい大きい場合には、データの移動によ
って画像データの一部分が破壊されないように、それを
−時的に退避する必要があり、フレームメモリとは別に
メモリが必要になる。

そこで、本発明は、画像の移動処理を短時間で実行しう
るフレームメモリ装置を提供するとともに、データの退
避用の特別なメモリを不要にすることを目的とする。

［課題を解決するための手段］ 上記目的を達成するため、本発明においては、アクセス
するメモリのアドレスを指定する主走査アドレスバスと
副走査アドレスバスを備えるフレームメモリ手段；主走
査オフセット値保持手段＝副走査オフセット値保持手段
；前記主走査オフセット値保持手段が保持する値を初期
値としてロードした後で、メモリをアクセスする装置か
ら出力される画素同期信号を計数するとともに、その計
数値を前記フレームメモリ手段の主走査アドレスバスに
印加する。主走査アドレス発生手段；前記副走査オフセ
ット値保持手段が保持する値を初期値としてロードした
後で、メモリをアクセスする装置から出力されるライン
同期信号を計数するとともに、その計数値を前記フレー
ムメモリ手段の副走査アドレスバスに印加する。副走査
アドレス発生手段；及び前記主走査オフセット値保持手
段及び副走査オフセット値保持手段の保持する値を更新
するオフセット値更新手段；を設ける。

［作用コ 本発明によれば、アクセスされるフレ−１１メモリ手段
上のアドレスは、主走査アドレス発生手段及び副走査ア
ドレス発生手段によって生成される。

また、それらのアドレスは、主走査オフセット値保持手
段の値と副走査オフセット値保持手段の値を初期値とし
て、アクセスする装置の走査に伴なって順次に更新され
るので、実際にメモリをアクセスするアドレスは、オフ
セット値に応じて主走査方向及び副走査方向に変化する
。従って、入力画像データをフレームメモリ手段に書込
んだ後で、オフセット値を更新してフレームメモリ手段
から画像データを読み出して記録を行なえば、メモリに
書込む時のアドレスとメモリから読出す時のアドレスと
が互いにずれるので、それによって画像の移動が実行さ
れる。これによれば、画像の移動はｊａにオフセット値
を更新するだけであるので、この処理は瞬時に実行され
る。特別な退避用のメモリも不要である。

本発明の他の目的及び特徴は、以下の、図面を参照した
実施例説明により明らかになろう。

［実施例］ 第１図に、本発明を実施する一形式の画像処理システム
の構成を示す。

第１図を参照すると、このシステムには、イメージスキ
ャナ１０４．ページプリンタ１０５．プリンタコントロ
ーラ１００及び汎用コンピュータ１１０が備わっている
。イメージスキャナ１０４は、それの読取面に位置決め
される原稿画像を主走査及び副走査して１画像情報をＲ
（レッド）。

Ｇ（グリーン）及びＢ（ブルー）の各々独立した８ビツ
トの時系列階調情報として順次に出力する。

この例では、ページプリンタ１０５として、レーザプリ
ンタを用いている。イメージスキャナ１０４、プリンタ
コントローラ１００及びページプリンタ１０５は、汎用
コンピュータ１１０のバス１０１に共通に接続されてい
る。

汎用コンピュータ１１０は、市販のコンピュータであり
、中央処理装置（ＣＰＵ）１０２．記憶装置１０３．キ
ーボード１１１及びＣＲＴ１１２を備えている。中央処
理装置１０２は、汎用バス１０１を有しており、それが
イメージスキャナ１０４、プリンタコントローラ１００
及びページプリンタ１０５と接続されている。

プリンタコントローラ１００は、タスクプロセッサ１０
８．スキヤナインターフエース１２０．フレームメモリ
１０６２画像処理部１０７及びプリンタインターフェー
ス１２１を備えている。ラスタプロセッサ１０８は、デ
ータのフォーマット変換を行なう装置であり、この実施
例では、ＣＡＤ（ＣｏｒＢｐｕシｅｒ　Ａｉｄｅｄ　Ｄ
ｅｓｉｇｎ）システム等で扱うベクトル形式のデータや
Ｄ　Ｔ　Ｐ　（Ｄｅｓｋ　Ｔｏｐ　Ｐｕｂｌｉｓｈｉｎ
ｇ）システムで扱うＰ　Ｄ　Ｌ　（Ｐａｇｅ　Ｄｅｓｃ
ｒｉｐｔ　Ｌａｎｇｕａｇｅ）形式のデータを、ラスク
、即ちビットマツプ形式のイメージデータに高速で変換
する機能を有している。この例では、汎用コンピュータ
１１０によって作成されるベクトル形式もしくはＰＤＬ
形式の各種画像情報を、ラスタに変換するために、ラス
タプロセッサ１０８が用いられる。

イメージスキャナ１０４の出力する画像データとラスタ
プロセッサ１０８の出力する画像データのいずれか一方
が、スキャナインターフェース１２０を介して、フレー
ムメモリ１０６に入力される。

フレームメモリ１０６は、概略で言うと、インターフェ
ース１２０から入力される画像データを該インターフェ
ース１２０から印加される制御信号に従って蓄える機能
や、汎用コンピュータ１１０から汎用バス１０１を介し
て直接入力される画像情報を菩えろ機能、及びそのメモ
リ内に蓄えた画像データを画像処理部１０７から印加さ
れる制御信号に同期して出力する機能を有している。

画像処理部１０７は、フレームメモリ１０６から入力さ
れる画像データに対して、入力γ補正。

色補正、変倍（拡大／縮小）、フィルタ処理９隋調処理
等々の従来より公知の各種処理を施こす。

また、画像の様々なフォーマットに対応するため、各種
処理のパラメータは、汎用バス１０１を介して汎用コン
ピュータ１１０が設定可能になっている。

第１図に示すシステムには、大別すると４つの動作モー
ドが備わっている。即ち、第１の動作モードにおいては
、画像データの流れが、１０４−１２０−１０６−１０
７−１２１−１０５となり。

イメージスキャナ１０４で読取られた画像が、ページプ
リンタ１０５で記録される。つまり、複写機としてシス
テ１１が動作する。この場合の汎用コンピュータ１１０
のＣＰＵの処理内容を、第２ａ図に示すので参照された
い。

第２の動作モードにおいては、画像データの流れが１０
３−１０２−１０１−１０８−１２０−１０６−１０７
−１２１−１０５となる。つまり、汎用コンピュータ１
１０の記憶装置１０３に予め蓄積されている、ベクトル
形式もしくはＰＤＬ形式の画像情報ファイルの内容が、
ページプリンタ１０５で記録される。この場合のデータ
は、ラスタプロセッサ１０８によって、ベクトル形式も
しくはＰＤＬ形式からラスタ形式に変換された後でペー
ジプリンタ１０５に送られろ。この場合の汎用コンピュ
ータ１１０の処理の内容を第２ｂ図に示すので参照され
たい６ 第３の動作モードにおいては、画像データの流れは、１
０３−１０２−１０１−１．０６−１０７−１２１−１
０５となる。このモードは、予めビットマツプ形式で作
成された画像データが汎用コンピュータ１１０上に存在
する場合に、その画像をプリンタ１０５で記録する場合
に利用される。この場合の汎用コンピュータ１１０の処
理の内容を第２ｃ図に示す。

第４の動作モードにおいては、画像データの流れは、１
０４−１２０−１０６−１０１−１０２−１０３となる
。つまり、この場合には、イメージスキャナ１０４で読
取った画像情報を、汎用コンピュータ１１０上の記憶装
置１０３に蓄積することができる。この場合の汎用コン
ピュータ１１０の処理の内容を第２ｄ図に示すので参照
されたν）。

以上のように、第１図に示すシステ１１においては、こ
の単一のシステムで、様々なフォーマットの画像を様々
な種類のページプリンタがそれぞれ必要とするフォーマ
ットの画像情報に変換してそれを出力することができる
ので、非常に汎用性が高く様々な用途に利用できる。

次に、第１図のフレームメモリ１０６について、具体的
に説明する。このフレームメモリの構成を。

第３図に示す。

第３図を参照すると、この装置には、汎用コンピュータ
の汎用バス１０１と接続される第１のインターフェース
２０１．ページプリンタと接続される第２のインターフ
ェース２０２．及びイメージスキャナ側と接続される第
３のインターフェース２０３が備わっており、これらの
インターフェースを介して、外部の各種装置と互いに接
続されている。

即ち、汎用コンピュータ１１０は汎用バス１０１及びイ
ンターフェース２０１を介して、フレームメモリをアク
セスでき、イメージスキャナ１０４から入力される画像
データはインターフェース２０３を介してフレームメモ
リに入力され、フレームメモリからページプリンタへの
直接データ出力は、インターフェース２０２を介して行
なわれる。

各インターフェースに印加される信号についてｕｌ艮に
説明する。なお１図面中でオーバーラインを付した記号
は、信号が低レベルの時にアクティブになることを意味
しているが、明細書中ではそのオーバーラインを省略し
て記載するので注意されたい。

信号ｍ２２ｏ、２２１及び２２２に印加される０号は、
ページプリンタから出力される同期信号であり、各々次
のようになっている。

ＦＧＡＴＥ・・・・副走査の有効画像期間を示すフレー
ム同期信号 ＬＧＡＴＥ・・・・主走査の有効画像期間を示すライン
同期信号 ＩＰＣＬＫ・・・・画素毎に出力されるクロックパルス
信号線２３３，２３４，２３５及び２３６に印加される
信号は、スキャナインターフェース１２０から出力され
るＱ号であり、各々次のようになっている。

アドレス・・・・ｎ＋ｍビットでなる画像書き込みアド
レス情報 書：込バンク・・・・Ｎビットでなる画像書き込みバン
ク指定情報 ＷＥ・・・・画像書き込みストローブ ＴＯＧＧＬＩＥ・・・・トグルアクセス（メモリの２つ
のバンクを交互にアクセス）を要求する制御信号フレー
ムメモリの本体には、モード決定部３゜Ｏ，バンク選択
部４００．アドレス制御部５００゜データ制御部６００
．ＲＡＭ制御部７００及び２つのバンクメモリ部８００
，９００が備わっている。

モード決定部３００の構成を第４ａ図に示す。

第４ａ図を参照すると、この回路には、内部のデータバ
ス２１０（１０１）と接続された２つのレジスタ３０１
，３０２とモードを決定する論理回路３０３が備わって
いる。この回路は、入力される各種信号の状態の組合せ
に応じて、次の第１表の論理で各々のモード信号を生成
しそれらを信号線３０４〜３０８に出力する。

第　　１　　表 つまり、モード決定部３００は、外部から印加される信
号に応じて、５つのモード（ＢＵＳモード、Ｉ（ＲＤモ
ード、ＨＷＲモード、ＭＡＣモード及びＴＯＧＧＬＥモ
ード）を識別し、そのモードを示す信号を出力する。各
モードの動作は次の通りである。

ＢＵＳ・・・・汎用バス１０１を介して、汎用コンピュ
ータがフレームメモリをアクセスする。

ＨＲＤ・・・・外部制御信号に同期して、フレームメモ
リ内のデータを高速にシリアル読出しする。

）ＩＷＲ・・・・画像データを外部制御信号に同期して
高速にランダムにフレームメモリに書込む。

ＭＡＣ・・・・フレームメモリの全内容を予め指定した
値に高速で書き直す。動作の終了は、アドレス制御部５
００と接続された信号線５１９によって識別される。

ＴＯ［ｌｌ、ＧＬＩＥ・・・・フレームメモリ内の２つ
のバンクメモリ８００，９００に対してシリアルにトグ
ルアクセスを行う。

この例では、バンクメモリ（８００，９００）の各々は
、第５ａ図に示すように構成されている６即ち、ｎ＋ｍ
ビットの記憶容量を各々持ち、Ｒ２Ｏ，Ｂにそれぞれ割
り当てられた３つのプレーンメモリを備えており、３つ
のプレーンメモリは、ｎ＋ｍビットのアドレスバスに共
通に、つまり並列に接続されている。

第５ｂ図を参照すると、Ｒ，Ｇ、Ｂの各メモリプレーン
にそれぞれ異なるアドレス領域を割り当てろとメモリプ
レーンの数に応じてそれをアクセスするのに必要なアド
レス空間が増大するが、各メモリプレーンを同一のアド
レスに並列に割り当てた場合には、メモリプレーンの数
とは無関係に、アドレス空間は１つのメモリプレーンの
アドレス空間と同一になる。つまり、第５ａ図のように
構成すると、メモリのアクセスに必要とされるアドレス
バスのビット数が低減される。

またこの例では、バンクメモリは、第５ｃ図に示すよう
に、汎用バス１０１に並列に接続され、各々のバンクメ
モリは、汎用バス１０１から見ると同一のアドレス空間
に配置される。勿論、複数のバンクメモリが同時にアク
セスされるのではなく、アクセスは、単一のバンクメモ
リに対し選択的に行なわれるにの選択が、第３図に示す
バンク選択部４００によって制御される。

バンク選択部４００の具体的な構成を第４ｂ図に示す。

第４ｂ図を参照すると、この回路には、ラッチ４０３．
論理回路４１１．データセレクタ４０９．４１０．デジ
タル比較器４０５，４０６゜バンク指定スイッチ４０１
，４０２及びゲート４１７．４１８が備わっている。

バンク指定スイッチ４０１，４０２は、各々、Ｎビット
の数値を出力する機械スイッチで構成しである。なお、
これらのスイッチは１例えば、汎用コンピュータがデー
タを書き替え可能な不揮発性のメモリで構成してもよい
。

データセレクタ４０９，４１０の各々の入力端子には、
それぞれ３組の各々異なるＮビットのバンク選択情報が
印加され、それらのうちの１つがデータセレクタで選択
的に出力される。データセレクタ４０９から出力される
バンク選択情報と、バンク指定スイッチ４０１が出力す
るＮビットの値とが、比較器４０５で比較され１両者が
一致すると、バンク選択信号ＢＳＩが出力される。同様
に、データセレクタ４１０から出力されるバンク選択情
報と、バンク指定スイッチ４０２が出力するＮビットの
値とが、比較器４０６で比較され、両者が一致すると、
バンク選択信号ＢＳ２が出力される。

バンク選択信号ＢＳＩによって一方のバンクメモリ８０
０が選択され、バンク選択信号ＢＳ２によって他方のバ
ンクメモリ９００が選択される。

従って、例えばバンク指定スイッチ４０１及び４０２に
、それぞれ０及び１を設定しておけば、信号線４１３，
４１４に現われるバンク選択情報が０及び１の時に、そ
れぞれバンクメモリ８００及び９００がアクセス可能に
なる。

この実施例では、フレー１１メモリを構成する１枚の回
路ボードに、２つのバンクメモリを備えているので１例
えば４枚の回路ボードを用意すれば８組のバンクメモリ
を備えることができろ。つまり、各々のバンク指定スイ
ッチに、例えば０．■。

２．３．．４，５．６及び７の数値を設定すれば、各々
のバンク指定スイッチに対応するバンクメモリが、それ
ぞれ異なるバンク０，１，２，３，４゜５．６及び７に
割り当てられる。

具体的な説明は後述するが、連続的に画像情報の読み書
きを行なう場合には、アドレスバスの値のオーバフロー
が生じる毎にアドレスバスの値は０にクリアされ、それ
に伴なってバンク選択情報がインクリメントされる。つ
まり、走査位置の進行に伴なって、バンク値の小さいバ
ンクメモリから順次にアクセスが実行される。

従って、例えば、主走査方向にｍピッＩ−、副走査方向
にｎビットのアドレス空間が各々の二次元配列として割
り当てられたバンクメモリを８つ用意し、８つのバンク
メモリのバンク値の割り当てをそれぞれ０，１，２，３
，４，５，６及び７に設定する場合には、フレームメモ
リ全体のメモリの二次元配列は、第７ｂ図に示す通りに
なる。

このため、このフレームメモリを使用する場合には、通
常は、バンク指定スイッチに、０から順に連続的な数値
を割り当てることになる。それによって、複数のバンク
メモリを、領域の連続した１枚のフレームメモリとして
利用できる。

また、画像データの書込時と続出時とでバンク指定スイ
ッチの設定を切換えるようにすれば、バンク領域単位で
１画像の編集が可能になる。例えば、第０．第１．第２
．第３．第４．第５．第６及び第７のバンクメモリのバ
ンク値（バンク指定スイッチの値）をそれぞれ０，１，
２，３，４゜５．６及び７に設定した状態で第６ａ図に
示すような原稿画像をフレームメモリに書き込み、その
後で第Ｏ２第１．第２．第３．第４．第５．第６及び第
７のバンクメモリのバンク値を、それぞれ０．１，２，
５，６，７．２及び３に更新してから、フレームメモリ
のデータを順次に読み出せば、読み出される画像は、第
６ｂ図に示すように、原稿とは順番の変わった、即ち移
動処理されたものになる。同様に、前者と同一のバンク
値で画像を書き込んだ後、第０．第１．第２．第３．第
４゜第５．第６及び第７のバンクメモリのバンク値を。

それぞ、れ０，１，２，８，９，５．６及び７に変更し
てから、画像データの読み出しを行なえば、８と９のバ
ンク値のメモリがアクセスされないので、読み出される
画像は、第６Ｃ図に示すように、部分的にマスク処理さ
れる。また、前者と同じバンク値で同じ画像を書き込ん
だ後、第３のバンクメモリだけを選択するようにバンク
値を切換えて別の画像を書き込み、バンク値を元に戻し
て画像の読み出しを行なえば、読み出される画像は、最
初に書き込んだ画像と後から書き込んだ画像とが部分的
に合成されたものになる。これによって。

画像の合成ができる。

つまり、この実施例によれば、フレー１１メモリのバン
ク領域ｍ位の大きさで、画像の移動、マスク、合成など
の編集処理を行なうことができる。

この処理は、バンク値の切換えだけで済むので。

短時間に処理できる。

汎用コンピュータが汎用バス１０１からフレームメモリ
をアクセスする場合には、ラッチ４０３にＮビットのバ
ンク選択情報を書込むことによって、書込むべきバンク
を選択した後でアクセスが行なわれる。複数のボードが
汎用バスに接続される場合には、各々のボードのラッチ
４０３には、同時に同一の値が書込まれる。

論理回２８４１１は、モード信号を参照してその時の動
作モードを識別し、その結果に応じてデータセレクタ４
０９．．４１０の選択するバンク選択情報を切換える。

即ち、ＢＵＳモード、ＨＲＤモード、ＨＷＲモード及び
ＴＯＧＧＬＨモードの状態では、それぞれ、信号線４０
４，２３５，２３４及び２３４の情報が選択され、信号
線４１３及び４１４に呪われる。

また、モード信号ＭＡＣＭがゲート４１７及び４１８の
入力端子に印加されるので、ＭＡＣモードにおいては、
比較器４０５，４０６の出力とは無関係に、信号ＢＳＩ
、ＢＳ２がアクティブになり、全てのバンクメモリが同
時にアクセス可能になる。

なお、この実施例では、バンク選択情報を通す信号線が
Ｎビットであるので、２のＮ乗個のバンクメモリを、１
つの汎用バスに並列に接続することができる。つまり、
全メモリ容量として、２の（Ｎ　＋　ｎ　＋　ｍ）乗×
３バイトまでのフレームメモリを構築できる。

２の（Ｎ＋ｎ＋ｍ）乗×３バイトのメモリを連続するア
ドレス空間に配置する場合には１通常は、Ｎ　＋　ｎ　
＋　ｍ　＋　２ビツトのアドレス線を必要とする。

しかし、この実施例では、第７ａ図に示すように、Ｎ個
の各バンクが同一のアドレス空間に並列に接続され、し
かも各バンクの３つのメモリプレーンが前述のように同
一のアドレス空間に並列に接続されるので、このフレー
ムメモリをアクセスするのにアドレスバスに必要とされ
る信号線のビット数は、ｎ＋ｍだけでよい。つまり、Ｎ
＋２ビット分だけ、通常よりもフレームメモリをアクセ
スするのに必要とされるアドレスバスのビット数が少な
くなる。これにより、大容量のフレームメモリが必要な
場合であっても、ビット数の小さい汎用バスを用いたコ
ンピュータで画像処理の制御を行なうことができる。

第３図のアドレス制御部５００の具体的な構成を第４Ｃ
図に示す。第４Ｃ図を参照すると、この回路には、スリ
ーステートバッファ５０１，５０２、データセレクタ５
０４．５０５ｔ　リードアドレスカウンタ５０６．バン
クカウンタ５０７及び論理回路５１８が備わっている。

スリーステートバッファ５０１は、モード信号ＢＵＳＭ
がアクティブな時、即ちＢＵＳモード時に、汎用バス１
０１と接続されたｎ＋ｍピッ１〜のアドレス用信号線２
１１の信号を信号線５０３上に出力する。もう一方のス
リーステートバッファ５０２は、モード信号ＨＷＲＭが
アクティブな時、即ちＨＷＲモード時に、スキャナイン
ターフェースと接続されたｎ　＋　ｍビットのアドレス
用信号線２３３の信号を信号線５０３上に出力する。

リードアドレスカウンタ５０６は、具体的には第４ｄ図
に示す構成になっており、ｍビットのエンドレスな主走
査カウンタ５０７とｎビットのエンドレスな副走査カウ
ンタ５０８を備えている。

主走査カウンタ５０７のプリセット入力端子には、ラッ
チ５０９の保持する値がオフセット値として印加される
。主走査カウンタ５０７は、同期信号ＬＧＡＴＥがＨ（
主走査方向の有効走査範囲外を示す）の時に、該オフセ
ット値をロード（プリセット）シ、ＬＧＡＴＥがＬに切
換わると、クロックパルスＩＰＣＬＫの計数を開始する
。

副走査カウンタ５０８のプリセット入力端子には、ラッ
チ５１１の保持する値がオフセット値として印加される
。副走査カウンタ５０８は、同期信号ＦＧＡＴＥがＨ（
副走査方向の有効走査範囲外を示す）の時に、該オフセ
ット値をロード（プリセット）し、ＦＧＡＴＥがＬに切
換わると、同期信号ＦＧＡＴＥの計数を開始する（第８
ａ図参照）。

なお、ＭＡＣモード時には、信号ＦＧＡＴＥ及びＬＧＡ
ＴＥの状態に関わらず、主走査カウンタ５０７はＩ　Ｐ
ＣＬＫの立ち上がりで（第８ｂ図参照）、副走査カウン
タ５０８は５０７のキャリー出力５１６で（第８Ｃ図参
照）カウント動作を行なうようになっている。

従って、この実施例では、走査位置を示すアドレス情報
（ｍ＋ｎビット）がリードアドレスカウンタ５０６の内
部で自動的に生成される。このため、画像データを入出
力する外部の装置がメモリのアドレスを指定する必要は
ない。

また、ラッチ５０９及び５１１が保持するオフセラ１〜
値を０以外に設定することにより、外部から印加される
同期信号の走査位置と、フレームメモリをアクセスする
位置との間にオフセットを付けろことができる。これを
利用すると、次に説明するように、画像の移動やマスク
などの編集処理が可能になる。

例えば、フレームメモリに対して書込時と読出時とで共
に主走査オフセット値と副走査オフセット値をＯに設定
した状ブぶで複写動作を行なって第９ａ図に示すような
画像が得られた場合に、画像の読出し時のみ、主走査オ
フセット値をａ、副走査オフセット値をｂに設定して同
一の画像の複写動イ１を行なうと、第９ｂ図に示すよう
に、前者に対し主走査方向の負方向に２のａ乗（画素）
、副走査方向の負方向に２のｂ乗（ライン）だけ記録画
像がシフトする。同様に１画像読出し時のみ、主走査オ
フセット値をｍ−Ｃ，副走査オフセット値をｎ−ｄに設
定して前者と同一の画像の複写動作を行なうと、第９Ｃ
図に示すように、原稿画像に対して主走査方向の正方向
に２のＣ乗画素、副走査方向の正方向に２のｄ乗ライン
だけ記録画像がシフトする。

再び第４ｃ図を参照する。一方のバンクメモリ８００の
アクセスに利用されるアドレス情報は信号線５１６に出
力され、他方のバンクメモリ９００のアクセスに利用さ
れるアドレス情報は信号線５１７に出力される。前者の
アドレス情報は、信号線５０３の情報と信号′ｌ５５１
５の情報のいずれかをデータセレクタ５０４によって選
択したものであり、後者のアドレス情報は、信号８５０
３の情報と信号線５１５の情報のいずれかをデータセレ
クタ５０５によって選択したものである。これらのデー
タセレクタ５０４，５０５は、モード信号−及びバンク
信号の状態の組合せに応じて、決定される。各信号の状
態と信号線５１６，５１７に現われる情報との対応を、
次の第２表に示す。

第　　２　　表 リードアドレスカウンタ５０６内の副走査カウンタ５０
８から出力されるキャリー出力は、信号線５１９に現わ
れる。この信号は、バンクカウンタ５０７によって計数
される。バンクカウンタ５０７は、同期信号ＦＧＡＴＥ
がＨの時（走査位置が副走査有効画像領域外の時）はリ
セット状態であり、ＦＧＡＴＥがＬになると、信号線５
１９の信号を計数する。信号線５１９に現われる副走査
カウンタのキャリー出力は、ｎ＋ｍピントのアドレスの
オーバーフローを意味するので、１つのバンクに相当す
るメモリのアクセスが終了したことを示す。つまり、１
つのバンクメモリ内の全アドレスのメモリアクセスが完
了すると、キャリー出力が発生し、バンクカウンタ５０
７がカウントアツプする。バンクカウンタ５０７の出力
する値は、ＨＲＤモードにおいて各バンクメモリを選択
するために使用される。従って、その値が各バンクのア
クセスが終了する毎に０，１，２，３．４と自動的に更
新されるので、ＨＲＤモードでは、外部から特別なバン
ク選択信号を印加してそれを順次に切換えるという処理
を行なうことなしに、バンク間にまたがるメモリアクセ
スを連続的に行なうことができる。

第３図のデータ制御部６００の構成を第４ｅ図に示す。

第４ｅ図を参照すると、この回路は、３組のバッファ回
路６１０，６３０及び６５０で構成されている。これら
のバッファ回路６１０．６３０及び６５０の構成を、そ
れぞれ、第４ｆ図。

第４ｇ図及び第４ｈ図に示す。

まず、第４ｆ図を参照してバッファ回路６１０を説明す
る。この回路には、指定色をＲ，Ｇ、Ｂ各色について保
持するレジスタ６１１，６１２゜６１３と、６つのバッ
ファ６１５〜６２０と論理回路６１４とが備わっている
。バッファ６１５〜６２０は、各々、双方向性のスリー
ステートバッファであり、それぞれが、２組の入出力デ
ータ端子群と、ゲート端子Ｇと方向制御端子ＤＩＲをソ
ｊａえている。各々の端子ＤＩＲには信号ＷＲＩＴＥが
共通に印加され、各々のゲート端子には論理回路６１４
の出力信号がそれぞれ印加される。

論理回路６１４は、レジスタ６１１，６１２゜６１３か
ら出力される色信号ＲＳ、ＧＳ、ＢＳと、信号ＢＵＳＭ
、ＢＳＩ、ＢＳ２及びＡＳに基づいて、次の第３表に示
す論理で、各々のバッファのゲートを制御する。

第　　３　　表 また、オンする各バッファの信号の方向は、制御信号１
ｔｌＲＩＴＥによって制御され、ＷＲＩＴＥが０ならバ
ス２１０から各バンクメモリに向かう方向にデータの通
過が許可され、ＷＲＩＴＥが１なら、各バンクメモリか
らバス２１０に向かう方向にデータの通過が許可される
。

また、前記第３表に示す組合せの他に、色信号Ｒ８，Ｇ
Ｓ、ＢＳの全てをＯに設定し、制御信ΣＷＲＩＴＥを０
に設定した場合、ＢＳＩが０でｌ３Ｓ２が１であると、
３つのバッファ（６１５，６１６，６１７）が同時にオ
ン状態になり、ＢＳｌが１，１３Ｓ２が０であると、他
の３つのバッファ（６１８，６１０，６２０）が同時に
オン状態になる。従って、そのモードに設定すれば、汎
用バスに接続された汎用コンピュータは、Ｒ，Ｇ、Ｈの
３組のメモリに、同時にデータを書込むことができる。

その場合、各メモリを順番にアクセスする場合に比べ、
書込速度が３倍に高速化される。

次に、第４ｇ図を参照してバッファ回路６３０を説明す
る。この回路には、６つのバッファ６３２゜６３３．６
３４，６３６，６３７及び、６３８．論理回路６３１，
６３５ならびにラッチ６４２〜６４４が備わっている。

これらのバッファ６３２　、６３３　、６３４　、６３
６　、６３７　、６３８を通るデータの方向は、各バン
クメモリからインターフェース２０２に向かう方向だけ
が許可される。３つのバッファ６３２〜６３４は論理回
路６３１によってオン／オフ制御され、残りのバッファ
６３６゜６３７及び６３８は論理回路６３５によってオ
ン／オフ制御される。ラッチ６４２〜６４４は、信号Ｉ
　ＰＣＬＫの立ち下がりに同期して、各バッファから出
力される信号をラッチする。

つまり、バンクメモリ８００から出力される画像データ
は、バッファ６３２〜６３４を通り、バンクメモリ９０
０から出力される画像データはバッファ６３６〜６３８
を通って、インターフェース２０２に接続されるページ
プリンタ１０５に出力される。

次に、第４ｈ図を参照してバッファ回路６５０を説明す
る。この回路には、６つのバッファ６５２゜６５３．６
５４，６５６，６５７及び６５８．論理回路６５１及び
６５５゜データセレクタ６６２，６６３，６６４．なら
びに背景色レジスタ６６５，６６６及び６６７が備わっ
ている。これらのバッファ６５２，６５３，６５４，６
５６，６５７及び６５８を通るデータの方向は、インタ
ーフェース２０３から各バンクメモリに向かう方向のみ
が許可される６３つのバッファ６５２．６５３及び６５
４は、論理回路６５１によってオン／オフ制御され、残
りのバッファ６５６．６５７及び６５８は、論理回路６
５５によってオン／オフ制御される。

信号ＭＡＣＭが１の時、即ちＭＡＣモードでない時は、
データセレクタ６６２〜６６４によって信号線２３０〜
２３２のデータが各バッファに印加され、信号ＭＡＣＭ
がＯの時、即ちＭＡＣモードの時には、背景色レジスタ
６６５〜６６７の出力する背景色データが各バッファに
印加される。

つまり、ＭＡＣモードにおいては、メモリに書込むデー
タを、任意の背景色に固定することができるので、バン
クメモリの全アドレスに同一の背景色を書込むことがで
きる。その場合の書込みは、高速で実行される。

従って、例えばイメージスキャナで読み込んだ画像をペ
ージプリンタでハードコピーする場合に、それに先立っ
てＭＡＣモードを実行すれば、ハードコピー上の背景部
分の色を変更することができる。

この種の背景色の変更は、汎用コンピュータがバンクメ
モリをアクセスし編集処理することにょっても行なうこ
とができるが、その場合には処理を実行するのに非常に
長い時間を要するので、この実施例では、ＭＡＣモード
を実行する方が短時間で処理でき好ましい。

次の第４表に、データ制御部６００の動作によって、各
信号状態において各バンクメモリと接続される信号線を
示すので参照されたい。

第　　４　　表 ＊　：　Ｒ５，ＧＳ、ＢＳの０のプレーンに接続第３図
のＲＡＭ制御部７００の構成を第４１図及び第４ｊ図に
示す。第４１図に示す回路は、−方のバンクメモリ８０
０を制御する回路であり、第４ｊ図に示す回路が他方の
バンクメモリ９００を制御する回路である。

まず、第４１図を参照すると、各信号線７１０〜７１７
にはそれぞれ次のような信号が現われる。

７１０　：　８００内のＤＲＡＭに対するｎビットのＲ
ＡＳ／ＣＡＳアドレス ７１１：８００内のＲプレーンのＤＲＡＭに対するＲＡ
Ｓ７１２　：　８００内のＲプレーンのＤＲＡＭに対す
るＣＡＳ７１３　：　８００内のＧプレーンのＤＲＡＭ
に対するＲＡｓ７１４：８００内のＧプレーンのＤＲＡ
Ｍに対するＣＡＳ７１５　：　８００内のＢプレーンの
ＤＲＡＭに対するｒｌＡｓ７１６　：　８００内のＢプ
レーンのＤＲＡＭに対するＣＡＳ７１７　：　８００内
のＤＲＡＭに対する読出し／書込み信号（読出しがＨ、
書込みがＬ） また、第４ｊ図に示す各信号線７６０〜７６８にはそれ
ぞれ次のような信号が現われる。

７６０　：　９００内のＤＲＡＭに対するｎビットのＲ
ＡＳ／ｃＡｓアドレス ７６１：９００内のＲプレーンのＤＲＡＭに対するＲＡ
Ｓ７６２　：　り００内のＲプレーンのＤＲＡＭに対す
るＣＡＳ７６３　：　９００内のＧプレーンのＤＲＡＭ
に対するＲＡｓ７６４：９００内のＧプレーンのＤＲＡ
Ｍに対するＣＡＳ７６５　：　９００内のＢプレーンの
ＤＲＡＭに対するＲＡＳ７６６　：　９００内のＢブレ
ーンのＤＲＡ旧二対するＣＡＳ７６７　：　９００内の
ＤＲＡＭに対する読出し／書込み信号（読出しが１−１
　、書込みがＬ） 各信号線７１１〜７１７及び７６１〜７６７に現われろ
信号の状態は、各種制御信号やモードに応じて、次の第
５表に示すように変化する。なお。

第５表に示す各記号の意味は次の通りである。

Ａニアクチイブ状態 ＮＡ：非アクテイブ状態 ＊　１　：　Ｒ５，ＧＳ、ＥＬＳの０のプレーンの信号
のみアクティブ状態 ＊　２　：　ＷＲＩＴＥが０の時にアクティブ状態※３
　：　ＩＰＣＬＫの立ち上がりでアクティブ状態＊４：
ＷＩＥの立ち下がりでアクティブ状態第４１図に示すア
ドレスセレクタ７０２の入力側の信号線５１６及び第４
ｊ図に示すアドレスセレクタ７５２の入力側の信号線５
１７には、各々ｎ＋ｍビットのアドレス情報が印加され
る。アドレスセレクタ７０２は、ｎ＋ｍビットのうち、
ｎビットを信号線７２０に出力し、その他のｎビットを
信号線７２１に出力し、残りのｎビットを信号線７２２
に出力する。同様に、アドレスセレクタ７５２は、ｎ＋
ｍビットのうち、ｎビットを信号線７７０に出力し、そ
の他のｎビットを信号線７７１に出力し、残りのｎビッ
トを信号線７７２に出力する。

アドレスセレクタ７０２の具体的な構成を第４に図に示
す。第４に図を参照すると、この例ではｎ＋ｍが２４ビ
ツトであり、そのうちの１１ビツトが信号線７２０にＣ
ＡＳ信号として出力され、他の１１ビツトが信号線７２
１にＲＡＳ信号として出力され、残りの２ビツトが信号
線７２２に出力される。またこの例では、ラッチ７９１
に保持するデータを切換えることによって、データセレ
クタ７９２及び７９４を制御し、信号線７２０に出力す
る情報と、信号線７２２に出力する情報とを各々３種類
に切換えることができる。

再び第４１図を参照すると、論理回路７０１の出力側の
信号線７１０には、信号線７２０に出力されるｎビット
のＣＡＳアドレスと信号線７２１に出力されるｎビット
のＲＡＳアドレスとが互いに異なるタイミングで出力さ
れる。同様に、第４ｊ図に示す論理回路７５０の出力側
の信号線７６０には、信号線７７０に出力されるｎビッ
トのＣＡＳアドレスと信号線７７１に出力されるｎビッ
トのＲＡＳアドレスとが互いに異なるタイミングで出力
される。これらのタイミングの概略を、第９ｄ図に示す
ので参照されたい。

第３図のバンクメモリ８００の構成を第４Ｑ図に示す。

第４Ｑ図を参照すると、Ｒ色、Ｇ色及びＢ色の各プレー
ンメモリは、それぞれ、メモリアレイ８１０，８２０及
び８３０で植成されている。

各々のメモリアレイは、多数の集積回路で構成されてお
り、全体で２のｎ乗×２のｍ乗の記憶容量を備えている
。全ての集積回路に共通に印加されるロウアドレスとカ
ラムアドレスは各々ｎビットであり、ｎビットの信号線
７１０を介して各端子に印加される。また、信号線７１
８は２の５乗本・になっており（ｂ＝ｍ−ｎ）、その各
信号線が各集積回路チップを選択するのに利用される。

従って、各々のプレーンメモリは、２のｎ乗ドツト×２
のｎ乗ラインの二次元配列のメモリブロックを２のｂ乗
個備えていることに等しい。どのメモリブロックをアク
セスするかが、信号ａ７１８によって選択される。

ここで再び第４に図に示すアドレスセレクタを参照する
と、この実施例では、ラッチ７９１に保持するデータを
切換えることで、信号線７２０゜７２２に出力するアド
レスの組合せを変更することができる。即ち、第１の組
合せでは、２４ビツトの内部アドレスのＡ１２〜Ａ２２
がＣＡＳアドレスとして選択されてＡ１２とＡｌ１がチ
ップセレクト用アドレスとして選択され、第２の組合せ
では、Ａ１２〜Ａ２２がＣＡＳアドレスとして選択され
てＡ２３とＡ２４がチップセレクト用アドレスとして選
択され、第３の組合せでは、Ａ１３〜Ａ２３がＣＡＳア
ドレスとして選択されてＡ１２とＡ２４がチップセレク
ト用アドレスとして選択される。

つまり、第１の組合せでは、２のｎ乗×２の０乗ピント
のメモリブロックが主走査方向に４つ連続的に並ぶこと
になり、第１０ａ図に示すように、主走査方向（横方向
）のビット数が副走査方向（縦方向）のビット数の４倍
になって、横方向に長い二次元配列のメモリプレーンが
構成される。

また、第２の組合せでは、メモリブロックが副走査方向
に４つ連続的に並ぶことになり、第１０ｂ図に示すよう
に、副走査方向のビット数が主走査方向のビット数の４
倍になって・、縦方向に長い二次元配列のメモリプレー
ンが構成される。更に。

第３の組合せでは、メモリブロックが主走査方向と副走
査方向にそれぞれ２つずつ連続的に並ぶことになり、主
走査方向と副走査方向のビット数がそれぞれ２のｎ乗×
２になり、第１０ｃ図に示すように正方形状の二次元配
列になる。

従って、この実施例では、処理する画像の形状に合わせ
て、フレー１１メモリの二次元配列を変えろことができ
る。一般に、原稿画像の情報量がフレームメモリの記憶
容量以内であっても、フレームメモリの二次元配列と原
稿画像の形状とが合わないと、主走査方向又は副走査方
向の端部の画像がフレー１１メモリ上に入りきらず欠落
することになるので、様々な形状の画像を処理するため
には、フレームメモリの記憶容量に処理すべき画像の情
報量に対し充分に余裕をもたせる必要がある。しかし、
この実施例では、フレームメモリの二次元配列が変更で
きるので、原稿画像と同等の記憶容量があれば、情報の
欠落を生じることなく、フレームメモリに画像を読込ん
で処理することができる。

［効果］ 以上のとおり、本発明によれば、主走査アドレス発生手
段と副走査アドレス発生手段の発生するアドレスに任意
のオフセットを設定することができるので、画像データ
の入力時と出力時とでオフセットをずらすことにより、
画像の移動を極めて発時間でかつ簡単に実行できる。

【図面の簡単な説明】

第１図は、本発明を実施する一形式の画像処理システ１
１の構成を示すブロック図である。 第２ａ図、第２ｂ図、第２ｃ図及び第２ｄ図は、第１図
の汎用コンピュータの動作を示すフローチャートである
。 第３図は、第１図のフレームメモリ１０６の具体的な構
成を示すブロック図である。 第４ａ図、第４ｂ図、第４ｃ図、第４ｄ図、第４ｅ図、
第４ｆ図、第４ｇ図、第４ｈ図、第４１図、第４ｊ図、
第４に図及び第４Ｑ図は、第３図に示す各構成要素の具
体的な構成を示すブロック図である。 第５ａ図は、１つのバンクメモリ内のＲ，Ｇ。 Ｂのプレーンメモリの接続を示すブロック図、第５ｂ図
は、各プレーンメモリのアドレスの配置を示すマツプ、
第５ｃ図は複数のバンクメモリの接続状態を示すブロッ
ク図である。 第６ａ図、第６ｂ図、第６ｃ図及び第６ｄ図は、バンク
割当ての変更による画像編集処理の結果を示す記録画像
の平面図である。 第７ａ図及び第７ｂ図は、各バンクメモリのアドレスの
割当てを示すマツプである。 第８ａ図、第８ｂ図及び第８ｃ図は、カウンタ５０６の
動作タイミングの例を示すタイムチャートである。 第９ａ図、第９ｂ図及び第９ｃ図は、オフセット値の変
更による画像編集処理の結果を示す記録画像の平面図で
ある。 第９ｄ図は、ＲＡＭ制御部７００の動作を示すタイ１１
チヤートである。 第１０ａ図、第１０ｂ図及び第１０ｃ図は、アドレスセ
レクタ７０２の切換えによって実現されるプレーンメモ
リの各々の状態における二次元配列を示す平面図である
。 １００：プリンタコントローラ １０１：汎用バス（汎用バス手段） １０２：中央処理装置　　　１０３：記憶装置１０４：
イメージスキャナ　１０５：ページプリンタ１０６：フ
レームメモリ　　１０８：タスクプロセッサ１１０：汎
用コンピュータ（オフセット値更新手段）２０１．２０
２，２０３　：インターフェース３００：モード決定部
　４００：バンク選択部４０１．４０２　：バンク指定
スイッチ４０３：ラッチ ４０５．４０６　：デジタル比較器 ５０７：主走査カウンタ（主走査アドレス発生手段）５
０８：副走査カウンタ（副走査アドレス発生手段）５０
９：ラッチ（主走査オフセット値保持手段）５１１：ラ
ッチ（副走査オフセット値保持手段）６００：データ制
御部 ７００：ＲＡＭ制御部

Claims (1)

1. 【特許請求の範囲】 アクセスするメモリのアドレスを指定する主走査アドレ
   スバスと副走査アドレスバスを備えるフレームメモリ手
   段； 主走査オフセット値保持手段； 副走査オフセット値保持手段； 前記主走査オフセット値保持手段が保持する値を初期値
   としてロードした後で、メモリをアクセスする装置から
   出力される画素同期信号を計数するとともに、その計数
   値を前記フレームメモリ手段の主走査アドレスバスに印
   加する、主走査アドレス発生手段； 前記副走査オフセット値保持手段が保持する値を初期値
   としてロードした後で、メモリをアクセスする装置から
   出力されるライン同期信号を計数するとともに、その計
   数値を前記フレームメモリ手段の副走査アドレスバスに
   印加する、副走査アドレス発生手段；及び 前記主走査オフセット値保持手段及び副走査オフセット
   値保持手段の保持する値を更新するオフセット値更新手
   段； を備えるフレームメモリ装置。