JPH0210916A - ディジタル信号切換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、データ処理回路等に使用されるもので、２つ
のディジタル信号入力のうちのいずれか一方を選択する
ためのディジタル信号切換回路に関するものである。

（従来の技術） 従来、この種のディジタル信号切換回路としては、例え
ば第２図のようなものがあった。以下、その構成を図を
用いて説明する。

第２図は従来のデータ処理回路におけるディジタル信号
切換回路の一構成例を示すブロック図である。

データ処理回路１は、相補的なバス２の情報をディジタ
ル処理してその処理結果を外部回路３へ与えたり、外部
回路３からの情報を処理してその処理結果をデータバス
２へ送出する機能を有している。データ処理回路１は、
バス２に接続された入／出力回路（以下、１１０回路と
いう）１０を有し、そのＩ１０回路１０と、バス２に接
続された他のＩ１０回路４０とが、ディジタル信号切換
回＃Ｉ２０を介して論理回路３０に接続され、その論理
回路３０が外部回路３と双方向に接続されている。

Ｉ１０回路１０は、バス２上の相補的な信号を受信して
第１のディジタル信号Ｓ１を生成するレシーバ１１と、
論理回路３０の出力を相補的な信号に変換してそれをバ
ス２へ出力するドライバ１２とで構成されている。同様
に他のＩ１０回路４０も、バス２上の相補的な信号を受
信して第２のディジタル信号Ｓ２を生成するレシーバ４
１と、論理回路３０の出力を相補的な信号に変換してそ
れをバス２へ出力するドライバ４２とでａ戊されている
。ディジタル信号切換回Ｂ２０は、外部の入力端子２１
から入力される制御信号Ｃ８に基づき、第１または第２
のディジタル信号ＳＬ、Ｓ２のいずれか一方を選択して
それを論理回路３０へ出力する回路である。このディジ
タル信号切換回′ＩＪ！６２０は、制御信号Ｃ８を反転
するインバータ２２を有し、そのインバータ２２の出力
と第１のディジタル信号Ｓ１とが２人力のアントゲ−１
〜（以下、ＡＮＤゲートという）２３に接続されると共
に、制御信号Ｃ８と第２のディジタル信号Ｓ２とが２人
力ＡＮＤゲート２４に接続されている。この２個のＡＮ
Ｄゲート２３．２４の出力は、オアゲート（以下、ＯＲ
ゲートという）２５を介して論理回路３０に接続されて
いる。論理回路３０は、ＯＲゲート２５の出力を入力し
て信号処理を行い、その処理結果を外部回路３へ出力し
たり、外部回路３からの信号に対して信号処理を施し、
その結果をＩ１０回路４０のドライバ４２へ与える機能
を有している。

次に、動作を説明する。

例えば、バス２の信号を論理回路３０へ伝送する場合、
バス２の相補的な信号は各Ｉ１０回路１０．４０内のレ
シーバ１１．４１で第１．第２のディジタル信号Ｓｔ、
、Ｓ２にそれぞれ変換された後、ディジタル信号切換回
路２０内の各Ａ、　Ｎ　Ｄゲーｌ〜２３．２４へ供給さ
れる。ここで、入力端子２１上の制御信号Ｃ８が高レベ
ル値以下、”　トｆ　”という〉の時は、ＡＮＤゲート
２４が開き、インバータ２２の出力“Ｌ′°によりＡＮ
Ｄゲート２３が閉じるため、第２のディジタル信号Ｓ２
がＡＮＤゲー１へ２４及びＯＲゲート２５を通して論理
回路３０へ供給される。また、制御信号Ｃ８が低レベル
（以下、Ｈし＋＋という）の時は、ＡＮＤゲート２４が
閉じ、インバータ２２の出力１１　Ｈ＋＋によりＡＮＤ
ゲート２３が開くため、第１のディジタル信号Ｓ１がＡ
ＮＤゲート２３及びＯＲゲート２５を通して論理回路３
０へ供給される。

このディジタル信号切換回路２０は、制御信号Ｃ８の論
理レベルにより、第１または第２のディジタル信号のい
ずれか一方を簡単に選択でき、かつ少ない素子数で実現
できるので、ディジタル処理回路等の種々の集積回路に
使用されている。

（発明が解決しようとする課題） しかしながら、上記構成のディジタル信号切換回路では
、ディジタル処理回路１の外部に入力端子２１を設け、
その入力端子２１から制御信号Ｃ８を入力して第１と第
２のディジタル信号３１゜Ｓ２を切換える構成であるた
め、外部の端子数が増えるという問題があった。これを
解決するなめには、データ処理回路１内に制御信号発生
回路を設ければよいが、それによってデータ処理回路１
内の回路構成が複雑になると共に、回路数増大によりチ
ップ面積が大きくなるという不都合が生じる。また、デ
ィジタル処理回路１の規格上から、端子数を増やしたり
、あるいは制御信号発生回路を内蔵させることが困難な
場合には、第２図のディジタル信号切換回路２０を実装
できないことになる。

本発明は前記従来技術が持っていた課題として、制御信
号を用いないと第１と第２のディジタル信号の切換えが
不可能になるという点について解決しなディジタル信号
切換回路を提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、第１と第２のディ
ジタル信号を切換えていずれか一方を出力するディジタ
ル信号切換回路において、予め内部のリセット信号によ
り初期化され、かつ前記第２のディジタル信号によりセ
ットされて該リセット信号の再入力時まで出力状態を保
持するフリップフロップ回路等の保持回路と、前記保持
回路の出力レベルＩＩ　ＨＩＩ、“Ｌ”に応じて前記第
１または第２のディジタル信号を選択して出力するゲー
ト回路等からなる選択回路とを備えたものである。

（作用） 本発明によれば、以上のようにディジタル信号切換回路
を構成しなので、保持回路は内部リセット信号及び第２
のディジタル信号により切換信号を生成する。選択回路
はその切換信号により、第１と第２のディジタル信号の
選択動作を行う。これにより外部からの制御信号を入力
することなく、的確な第１と第２のディジタル信号の切
換え動作が行える。従って前記課題を解決できるのであ
る。

（実施例） 第１図は本発明の第１の実施例を示すもので、データ処
理回路におけるディジタル信号切換回路のｕ４構成であ
り、従来の第２図中の要素と同一の要素には同一の符号
が付されている。

一般に、第２図のデータ処理回路１内には、オートリセ
ット回路５０が内蔵される。オートリセット回路５０は
、電源投入時に１パルスのリセ・ソト信号ＰＯＲを出力
して論理回路３０を初期化する機能を有し、例えば電源
電位Ｖｄｄと接地電位との間に直列接続された抵抗５１
及びコンデンサ５２と、その抵抗５１及びコンデンサ５
２の接続点に接続されたインバータ５３とで１１４成さ
れている。このオートリセット回路５０は、電源投入時
における論理回路３０のレベルを確定して誤動作を防止
するために必要な回路である。そこで、本実施例のディ
ジタル信号切換回路６０では、このオー１〜リセツト回
路５０から出力されるリセット信号ＰＯＲを利用して切
換信号を生成し、その切換信号により第１と第２のディ
ジタル信号ＳＬ。

Ｓ２を選択するようにしている。

即ち、本実施例のディジタル信号切換回路６０は、デー
タを保持するための保持回路として機能する遅延型フリ
ップフロップ回路（以下、Ｄ−ＦＦという）６１と、信
号選択用の選択回路７０とで構成されている。Ｄ−ＦＦ
６１は、“′Ｈパ電位に固定された入力端子Ｄ、第２の
ディジタル信号Ｓ２が入力されるクロック端子ＣＫ、リ
セット信号１）ＯＲが入力されるリセット端子Ｒ１及び
切換信号Ｓ３を出力する出力端子Ｑを有し、第２のディ
ジタル信号Ｓ２の“Ｌ″からＩＩ　ＨＴ＋への立上がり
時にセットされ、入力端子り上の″“Ｈ”を取込んで切
換信号Ｓ３を“Ｈｌｌにし、さらにリセット信号ＰＯＲ
により切換信号Ｓ３を゛Ｌ′°に立下げる機能を有して
いる。選択回路７０は、切換信号Ｓ３に基づき第１また
は第２のディジタル信号Ｓｌ、Ｓ２のいずれか一方を選
択する機能を有し、第１のディジタル信号Ｓ１及び切換
信号Ｓ３を入力する２人力ＯＲゲート７１と、そのＯＲ
ゲート７１の出力及び第２のディジタル信号Ｓ２を入力
する２人力ＡＮＤゲート７２とで構成され、そのＡ　Ｎ
　Ｌ）ゲート７２の出力側が論理回路３０に接続されて
いる。

第３図は第１図のタイムチャートであり、この図を参照
しつつ第１図の動作を説明する。

電源投入時にオートリセット回路５０から１パルスのリ
セット信号ＰＯＲが出力されると、論理回路３０及びＤ
−ＦＦ６１がリセッ＋−され、そのＤ−ＦＦ６１の出力
端子Ｑ上の切換信号Ｓ３が１１　Ｌ　ＩＩとなる。この
時、第２のディジタル信号Ｓ２は“Ｈ”のままてルベル
の変化がないものとすると、切換信号Ｓ３が゛′Ｌ″状
態のままであり、かつＡＮＤゲー１へ７２が開いている
。そのため、第１のディジタル信号Ｓ１はＯＲゲート７
１、及びＡＮＤゲート７２を通してそのまま論理回路３
０へ出力される。

第２のディジタル信号Ｓ２がＨ”からＩＩ　Ｌ　ＩＩに
変化し、その後１１　ＨＩＩに立−ヒがると、Ｄ−ＦＦ
６１は入力端子り上の’　Ｈ”を取込み、出力端子Ｑｌ
の切換信号Ｓ３を“Ｈ”にする。これにより、ＯＲゲー
ト７１の出力は、第１のディジタル信号Ｓ１のレベルに
かかわらず“Ｈ”となり、電源の再投入時までそのＩＩ
　ＨＩＩが維持される。ＯＲ，ゲート７１の出力が”　
Ｉ（”であると、ＡＮＤゲート７２が開き、第２のディ
ジタル信号Ｓ２がそのＡＮＤゲート７２を通して論理回
路３０へ出力される。

本実施例では、次のような利点を有している。

（ａ）　　Ｄ−ＦＦ６１は、第２のディジタル信号Ｓ２
の“Ｌｌｌから“Ｈ”への立上がり時にのみセットされ
るので、第１のディジタル信号Ｓ１のレベルに無関係に
第２のディジタル信号Ｓ２のみをＡＮＤゲート７２がら
取出すことができる。

即ち、リセット信号ＦＯＲによる初期設定以後、第２の
ディジタル信号Ｓ２が無い時は第１のディジタル信号Ｓ
１が選択され、第２のディジタル信号Ｓ２が発生ずると
、切換信号Ｓ３が反転して第１のディジタル信号Ｓ１の
通過が禁止され、第２のディジタル信号Ｓ２が優先して
選択される。

（ｂ）　　第１のディジタル信号Ｓ１に対して第２のデ
ィジタル信号Ｓ２が優先して出力されるため、例えば第
１のディジタル信号Ｓ１として、アナログ比較回路やア
ナログ／ディジタル変換器（以下、Ａ、／Ｄ変換器とい
う）等の繊細な機能ブロックの出力を用いる場合、これ
らの機能ブロックに障害が生じて第１のディジタル信号
Ｓ１の論理レベルが定まらない時はそれに代えて第２の
ディジタル信号Ｓ２により論理回路３０を動作させるこ
とができる。

（ｃ）　　内部のリセット信号ＰＯＲによりリセットさ
れるＤ−ＦＦ６１を用いて切換信号Ｓ３を生成している
ので、従来のような外部の制御信号用入力端子２１が不
要となり、それによって外部端子数の減少、データ処理
回路１内の回路構成の簡単化、チップ面績の減少といっ
た効果が得られる。

第４図は本発明の第２の実施例を示すディジタル信号切
換回路の構成図であり、第１図中の要素と同一の要素に
は同一の符号が付されている。

このディジタル信号切換回路６０Ａでは、第１図の選択
回路７０を他の選択回路８０で構成している。この選択
回路８０は、Ｄ−ＦＦ６１の出力端子Ｑに接続されたイ
ンバータ８１を有し、そのインバータ８１の出力側と第
１のディジタル信号Ｓ１とが２人力ＡＮＤ８２に接続さ
れると共に、出力端子Ｑと第２のディジタル信号Ｓ２と
が２人力ＡＮＤゲート８３に接続されている。ＡＮＤゲ
ート８２．８３の出力（則は、２人力ＯＲゲート８４を
介して論理回路３０に接続されている。

以上の構成において、電源投入時は、第２のディジタル
信号Ｓ２が“Ｈ＋＋または°Ｌ′“の一定の場合、リセ
ット信号ＰＯＲによりＤ−ＦＦ６１はリセットされるの
で、出力端子Ｑ上の切換信号Ｓ３は“Ｌ”のままである
。そのため、ＡＮＤゲート６３が閉じると共に、インバ
ータ８１の反転信号によりＡＮＤゲート８２が開き、第
１のディジタル信号Ｓ１がＡＮＤゲート８２及びＯＲゲ
ーｌ〜８４を通して出力される。第２のディジタル信号
Ｓ２が変化して少なくとも１＠Ｉ、ｌｌ　Ｌ　Ｉ＋から
１１　ＨＪｌに立上がると、Ｄ−ＦＦ６１は入力端子Ｄ
−Ｆの”　）（”を取込み、出力端子Ｑ上の切換信号Ｓ
３を′Ｈ″にする。すると、ＡＮＤゲート８２が閉じる
と共にＡ　Ｎ　Ｉ）ゲート８５が開くので、第２のディ
ジタル信号Ｓ２のみがＡＮＤゲート８３及び゛ＯＲゲー
ト８４を通して出力される。これにより、第１の実施例
と同様の利点が得られる。

第５図は本発明の第３の実施例を示すディジタル信号切
換回路の構成図であり、第１図中の要素と同一の要素に
は同一の符号が付されている。

このディジタル信号切換回路６０Ｂでは、第１図のＤ−
ＦＦ６１に代えてセット・リセットをフリップフロ７１
回路（以下、Ｒ８−ＦＦという）６２を設け、さらにイ
ンバータ６３を追加している。第２のディジタル信号Ｓ
２はインバータ６３を介してＲ８−ＦＦ６２のリセット
端子Ｓに接続され、そのリセット端子Ｒがリセッ１へ信
号ＰＯＲに接続され、さらにその出力端子ＱがＯＲゲー
ト７１の入力側に接続されている。Ｒ３−ＦＦ６２は、
セット端子Ｓ上の“Ｈ”によりセットされて田力端子Ｑ
上の切換信号Ｓ３をパ）ドにし、リセット端子ＲトのＨ
“によりリセットされて出力端子Ｑ上の切換信号Ｓ３を
パＬ′″にする機能を有している。第２のディジタル信
号Ｓ２が“Ｈ″の時は、それがインバータ６３で反転さ
れてＲ，Ｓ　−Ｆ’Ｆ６２のセット端子が“Ｌｌｌとな
り、その出力端子Ｑ上の切換信号Ｓ３が元のリセット状
態の°Ｌ′を保持する。この時、第２のディジタル信号
Ｓ２によりＡＮＤゲート７２が開いているので、第１の
ディジタル信号Ｓ１がＯＲゲート７１及びＡＮＤゲート
７２を通して出力される。第２のディジタル信号Ｓ２が
Ｈ′に立下がると、Ｒ３−ＦＦ６２がセットされ、その
出力端子Ｑ」二の切換信号Ｓ３が“Ｈ”になるため、そ
のＨ１ｌがＯＲゲート７１を通してＡ　Ｎ　Ｄゲート７
２を開く。これにより、第２のディジタル信号Ｓ２のみ
がＡＮＤゲート７２を通して出力される。従って第１の
実施例と同様の利点が得られる。

第６図は本発明の第４の実施例を示すディジタル信号切
換回路の構成図であり、第４図中の要素と同一の要素に
は同一の符号が付されている。

このディジタル信号切換回路６０Ｃでは、第４図のＤ−
ＦＦ６１に代えてＲ８−ＦＦ６２を設けている。ここで
、ＲＳ　−Ｆ　Ｆ”　６２のセット端子Ｓは第２のディ
ジタル信号Ｓ２に、リセット端子Ｒはリセット信号ＰＯ
Ｒに、出力端子Ｑは、インバータ８１．及びＡＮＤゲー
ト８３にそれぞれ接続されている。第２のディジタル信
号Ｓ２がＩＩ　Ｌ　ＩＩの時は、Ｒ３−ＦＦ６２の出力
端子Ｑ上の切換信号Ｓ３が元のリセット状態時のＬ”で
ある。そのため、ＡＮＤゲート８２が開き、ＡＮＤゲー
ト８３が閉じ、第１のディジタル信号Ｓ１がＡＮＤゲー
ト８２及びＯＲゲート８４を通して出力される。第２の
ディジタル信号Ｓ２が′″Ｈ”になると、切換信号Ｓ３
が１１８　Ｔ１になり、ＡＮＤゲート８２が閉じ、ＡＮ
Ｄゲート８３が開き、第２のディジタル信号Ｓ２がＡＮ
Ｄゲート８３及びＯＲゲーＩ・８４を通して出力される
。これにより、第５図と同様の利点が得られる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。

（ｉ）　　上記実施例において、データ処理回路１内に
オートリセット回路５０が内蔵されていない場合、それ
に代えて通常はリセット端子が外部に設けられているの
で、そのリセット端子をＤ−ＦＦ６１またはＲ３−ＦＦ
６２のリセット端子Ｒに接続すればよい。

（ｉｉ）　　保持回路は、Ｄ−ＦＦ６１あるいはＲ８−
Ｆ　Ｆ　６２以外のフリップフロップ回路やレジスタ等
で構成してもよい。

（ｉｉｉ　）　　選択回路７０．８０は図示以外の回路
横１戊にしてもよい。

（ｉｖ）　　上記実施例では、データ処理回路１以外の
回路にも適用できる。例えば、第１のディジタル信号Ｓ
１をアナログ信号比較回路やＡ／Ｄ変換器等で生成して
もよい。

（発明の効果） 以上詳細に説明したように、本発明によれば、保持回路
により切換信号を生成し、その切換信号により選択回路
で第１または第２のディジタル信号を選択する構成にし
たので、外部からの制御信号がなくても、的確に第１と
第２のディジタル信号の切換えが行える。そのなめ、外
部の制御信号入力端子が不要になると共に、外部端子数
の削除、回部構成の簡単化、チップ面積の減少という効
果が期待できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すデータ処理回路に
おけるディジタル信号切換回路の構成図、第２図は従来
のデータ処理回路におけるディジタル信号切換回路の構
成図、第３図は第１′図のタイムチャート、第４図、第
５図、第６図は本発明の第２．第３．第４の実施例を示
すディジタル信号切換回路の構成図である。 １・・・・・・データ処理回路、３０・・・・・・論理
回路、５０・・・・・・オートリセット回路、６０．６
０Ａ。 ６０Ｂ、６０Ｃ・・・・・・ディジタル信号切換回路、
６１・・・・・・Ｄ−Ｆ　Ｆ、６２・・・・・・Ｒ３−
ＦＦ、７０゜８０・・・・・・選択回路。

Claims (1)

1. 【特許請求の範囲】 第１と第２のディジタル信号を切換えていずれか一方を
   出力するディジタル信号切換回路において、 予め内部のリセット信号により初期化され、かつ前記第
   ２のディジタル信号によりセットされて該リセット信号
   の再入力時まで出力状態を保持する保持回路と、 前記保持回路の出力レベルに応じて前記第１または第２
   のディジタル信号を選択して出力する選択回路とを、 備えたことを特徴とするディジタル信号切換回路。