JPH03187519A - プログラマブル・ロジック・デバイス - Google Patents
プログラマブル・ロジック・デバイスInfo
- Publication number
- JPH03187519A JPH03187519A JP32657189A JP32657189A JPH03187519A JP H03187519 A JPH03187519 A JP H03187519A JP 32657189 A JP32657189 A JP 32657189A JP 32657189 A JP32657189 A JP 32657189A JP H03187519 A JPH03187519 A JP H03187519A
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- JP
- Japan
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- circuit
- flip
- signal
- transmission gate
- flop
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、フリップフロップ回路を内蔵したプログラマ
ブル・ロジック・デバイスに関する。
ブル・ロジック・デバイスに関する。
［従来の技術とその課題］
フリップフロップ回路には、Ｄ型、ＪＫ型、Ｔ型、Ｒ３
型といったタイプがあるが、フリップフロップ回路を内
蔵した従来のプログラマブル・ロジック・デバイスでは
、いずれか一つのタイプのフリップフロップ回路しか内
蔵されていない。
型といったタイプがあるが、フリップフロップ回路を内
蔵した従来のプログラマブル・ロジック・デバイスでは
、いずれか一つのタイプのフリップフロップ回路しか内
蔵されていない。
よって、ユーザはこのようなプログラマブル・ロジック
・デバイスを購入後に回路変更等が生じた場合、内蔵さ
れているフリップフロップ回路のタイプが異なることよ
り購入したデバイスが使用できなくなり無駄になるとい
う問題点がある。
・デバイスを購入後に回路変更等が生じた場合、内蔵さ
れているフリップフロップ回路のタイプが異なることよ
り購入したデバイスが使用できなくなり無駄になるとい
う問題点がある。
又、単に上記４タイプのフリップフロップ回路を内蔵し
、マルチプレクサにてこれらを選択するようにしても、
入出力間の遅延時間が太き（なり、又、チップサイズも
大きくなるという問題点がある。
、マルチプレクサにてこれらを選択するようにしても、
入出力間の遅延時間が太き（なり、又、チップサイズも
大きくなるという問題点がある。
本発明はこのような問題点を解決するためになされたも
ので、種々のタイプのフリップフロップ回路を備え、か
つ入出力間の遅延時間が大きくなく、チップサイズも大
きくないプログラマブル・ロジック・デバイスを提供す
ることを目的とする。
ので、種々のタイプのフリップフロップ回路を備え、か
つ入出力間の遅延時間が大きくなく、チップサイズも大
きくないプログラマブル・ロジック・デバイスを提供す
ることを目的とする。
［課題を解決するための手段］
本発明は、共通する回路構成部分を共有した複数のタイ
プのフリップフロップ回路を有し該フリップフロップ回
路のタイプを選択するための回路を備えたことを特徴と
する。
プのフリップフロップ回路を有し該フリップフロップ回
路のタイプを選択するための回路を備えたことを特徴と
する。
［作用］
複数のフリップフロップ回路において、フリップフロッ
プ回路間にて共通する回路構成部分については共有して
いることより複数のフリップフロップ回路を備えてもチ
ップサイズ４＜大きくならないように、又、入出力間で
遅延時間が大きくならないように作用している。
プ回路間にて共通する回路構成部分については共有して
いることより複数のフリップフロップ回路を備えてもチ
ップサイズ４＜大きくならないように、又、入出力間で
遅延時間が大きくならないように作用している。
［実施例コ
本発明のプログラマブル・ロジック・デバイスの一実施
例を示す第１図において、データが供給されるデータ入
力端子１は、ローアクティブなトランスミッションゲー
ト２．３、及びハイアクティブなトランスミッションゲ
ート４を介してＮＡＮＤ回路５の入力側に接続される。
例を示す第１図において、データが供給されるデータ入
力端子１は、ローアクティブなトランスミッションゲー
ト２．３、及びハイアクティブなトランスミッションゲ
ート４を介してＮＡＮＤ回路５の入力側に接続される。
反転リセット信号が供給される反転リセット信号入力端
子６は、ＮＡＮＤ回路５及びＮＡＮＤ回路１０の入力側
に接続される。又、反転セット信号が供給される反転セ
ット信号入力端子９はＮＡＮＤ回路５の出力側が接続さ
れるＮＡＮＤ回路７の入力側、及びＮＡＮＤ回路１０の
出力側が接続されるＮＡＮＤ回路１１の入力側に接続さ
れる。
子６は、ＮＡＮＤ回路５及びＮＡＮＤ回路１０の入力側
に接続される。又、反転セット信号が供給される反転セ
ット信号入力端子９はＮＡＮＤ回路５の出力側が接続さ
れるＮＡＮＤ回路７の入力側、及びＮＡＮＤ回路１０の
出力側が接続されるＮＡＮＤ回路１１の入力側に接続さ
れる。
ＮＡＮＤ回路５の出力側は、ローアクティブなトランス
ミッションゲート８を介してＮＡＮＤ回路１０の入力側
に接続される。ＮＡＮＤ回路７の出力側は、ローアクテ
ィブなトランスミッションゲート１２を介してＮＡＮＤ
回路５の入力側に接続される。Ｎ Ａ’Ｎ Ｄ回路１１
の出力側は、ハイアクティブなトランスミッションゲー
ト１３を介してＮＡＮＤ回路１０の入力側に、ハイアク
ティブなトランスミッションゲート１４を介してハイア
クティブなトランスミッションゲート４の入力側に、ロ
ーアクティブなトランスミッションゲート１５を介して
本装置の出力端子である反転Ｑ信号出力端子１６に、そ
れぞれ接続される。又、ＮＡＮＤ回路１０の出力側は、
ローアクティブなトランスミ・ノシａンゲー）１７を介
して本装置の出力端子であるＱ信号出力端子１８に接続
されるとともに、ＮＯＲ回路１９及びＡＮＤ回路２４の
入力側に接続される。
ミッションゲート８を介してＮＡＮＤ回路１０の入力側
に接続される。ＮＡＮＤ回路７の出力側は、ローアクテ
ィブなトランスミッションゲート１２を介してＮＡＮＤ
回路５の入力側に接続される。Ｎ Ａ’Ｎ Ｄ回路１１
の出力側は、ハイアクティブなトランスミッションゲー
ト１３を介してＮＡＮＤ回路１０の入力側に、ハイアク
ティブなトランスミッションゲート１４を介してハイア
クティブなトランスミッションゲート４の入力側に、ロ
ーアクティブなトランスミッションゲート１５を介して
本装置の出力端子である反転Ｑ信号出力端子１６に、そ
れぞれ接続される。又、ＮＡＮＤ回路１０の出力側は、
ローアクティブなトランスミ・ノシａンゲー）１７を介
して本装置の出力端子であるＱ信号出力端子１８に接続
されるとともに、ＮＯＲ回路１９及びＡＮＤ回路２４の
入力側に接続される。
トランスミッションゲート４．８．１２．１３は、クロ
ック信号入力端子２０に供給されるクロック信号にてオ
ン、オフ動作を行うもので、クロック信号入力端子２０
にＨレベルのクロック信号が供給されたときには、トラ
ンスミッションゲート８及び１２がオン状態となり、ト
ランスミッションゲート４及び１３はオフ状態であり、
Ｌレベルのクロック信号が供給されたときにはトランス
ミッションゲート４及び１３がオン状態となり、トラン
スミッションゲート８及び１２はオフ状態となる。尚、
Ｔタイプのフリップフロップ回路として動作させる場合
にはクロック信号入力端子２０にはＴ信号が供給され、
Ｔ信号の信号レベルに従い上記トランスミッションゲー
ト４．８．１２．１３が動作する。
ック信号入力端子２０に供給されるクロック信号にてオ
ン、オフ動作を行うもので、クロック信号入力端子２０
にＨレベルのクロック信号が供給されたときには、トラ
ンスミッションゲート８及び１２がオン状態となり、ト
ランスミッションゲート４及び１３はオフ状態であり、
Ｌレベルのクロック信号が供給されたときにはトランス
ミッションゲート４及び１３がオン状態となり、トラン
スミッションゲート８及び１２はオフ状態となる。尚、
Ｔタイプのフリップフロップ回路として動作させる場合
にはクロック信号入力端子２０にはＴ信号が供給され、
Ｔ信号の信号レベルに従い上記トランスミッションゲー
ト４．８．１２．１３が動作する。
尚、上記の構成部分４．５．７．８．１０ないし１３に
てＤタイプのフリップフロップ回路を構成している。
てＤタイプのフリップフロップ回路を構成している。
ＪＫタイプのフリップフロップ回路は、上記のＤタイプ
のフリップフロップ回路の構成に構成部分２１を付加す
ることで構成される。即ち、Ｊ信号入力端子２２が入力
側に接続されるＮＯＲ回路１９の出力側は、ＮＯＲ回路
２３に接続され、Ｋ信号入力端子２５が入力側に接続さ
れるＡＮＤ回路２４の出力側がＮＯＲ回路２３に接続さ
れ、ＮＯＲ回路２３の出力側は、ハイアクティブなトラ
ンスミッションゲート２６に接続される。
のフリップフロップ回路の構成に構成部分２１を付加す
ることで構成される。即ち、Ｊ信号入力端子２２が入力
側に接続されるＮＯＲ回路１９の出力側は、ＮＯＲ回路
２３に接続され、Ｋ信号入力端子２５が入力側に接続さ
れるＡＮＤ回路２４の出力側がＮＯＲ回路２３に接続さ
れ、ＮＯＲ回路２３の出力側は、ハイアクティブなトラ
ンスミッションゲート２６に接続される。
又、ＲＳタイプのフリップフロップ回路は、公知の回路
構成を有する構成部分２７にて構成され、上述した回路
装置に付加される。即ち、反転セット信号入力端子９が
、ＮＡＮＤ回路２８の入力側に接続され、反転リセット
信号入力端子６がＮＡＮＤ回路２９の入力側に接続され
る。Ｓ信号入力端子３１及びＧ信号入力端子３２が接続
されるＯＲ回路３０の出力側はＮＡＮＤ回路２８に接続
され、Ｒ信号入力端子３３及びＧ信号入力端子３２が接
続されるＯＲ回路３４の出力側は、ＮＡＮＤ回路２９に
接続される。ＮＡＮＤ回路２８及び２９の出力側は、互
いに一方のＮＡＮＤ回路の入力側に帰還される。ＮＡＮ
Ｄ回路２８の出力側はハイアクティブなトランスミツシ
リンゲート３５を介してＱ信号出力端子１８へ接続され
、ＮＡＮＤ回路２９の出力側は、ハイアクティブなトラ
ンスミッションゲート３６を介して反転Ｑ信号出力端子
１６に接続される。
構成を有する構成部分２７にて構成され、上述した回路
装置に付加される。即ち、反転セット信号入力端子９が
、ＮＡＮＤ回路２８の入力側に接続され、反転リセット
信号入力端子６がＮＡＮＤ回路２９の入力側に接続され
る。Ｓ信号入力端子３１及びＧ信号入力端子３２が接続
されるＯＲ回路３０の出力側はＮＡＮＤ回路２８に接続
され、Ｒ信号入力端子３３及びＧ信号入力端子３２が接
続されるＯＲ回路３４の出力側は、ＮＡＮＤ回路２９に
接続される。ＮＡＮＤ回路２８及び２９の出力側は、互
いに一方のＮＡＮＤ回路の入力側に帰還される。ＮＡＮ
Ｄ回路２８の出力側はハイアクティブなトランスミツシ
リンゲート３５を介してＱ信号出力端子１８へ接続され
、ＮＡＮＤ回路２９の出力側は、ハイアクティブなトラ
ンスミッションゲート３６を介して反転Ｑ信号出力端子
１６に接続される。
上記の４タイプのフリップフロップ回路のいずれかを選
択するメモリ３７ないし３９において、メモリ３７は、
センスアンプ４０を介してトランスミッションゲート２
及び２６のイネイブル端子に接続され、メモリ３８はセ
ンスアンプ４１を介してトランスミツシリンゲート３及
び１４のイネイブル端子に接続され、メモリ３９はセン
スアンプ４２を介してトランスミッションゲート１５．
１７．３５．３６のイネイブル端子に接続される。
択するメモリ３７ないし３９において、メモリ３７は、
センスアンプ４０を介してトランスミッションゲート２
及び２６のイネイブル端子に接続され、メモリ３８はセ
ンスアンプ４１を介してトランスミツシリンゲート３及
び１４のイネイブル端子に接続され、メモリ３９はセン
スアンプ４２を介してトランスミッションゲート１５．
１７．３５．３６のイネイブル端子に接続される。
各メモリ３７ないし３９は、ヒユーズ、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭといった各種の記憶素子が使用でき、これら
のメモリにプログラムがなされている場合にはセンスア
ンプ４０ないし４２がＨレベルの信号を送出し、プログ
ラムがなされていない場合にはＬレベルの信号を送出す
る。したがって、センスアンプ４０よりＬレベルの信号
が送出された場合には、トランスミッションゲート２が
オン状態となり、トランスミッションゲート２６はオフ
状態となり、一方、Ｈレベルの信号が送出された場合に
は、トランスミッションゲート２がオフ状態となり、ト
ランスミッションゲート２６はオン状態となる。又、セ
ンスアンプ４１よりＬレベルの信号が送出された場合に
は、トランスミッションゲート３がオン状態となり、ト
ランスミッションゲート１４はオフ状態となり、一方、
Ｈレベルの信号が送出された場合には、トランスミッシ
ョンゲート３がオフ状態となり、トランスミッションゲ
ート１４はオン状態となる。又、センスアンプ４２より
Ｌレベルの信号が送出された場合には、トランスミッシ
ョンゲート１５．１７がオン状態となり、トランスミッ
ションゲート３５．３６はオフ状態となり、Ｄタイプ、
ＪＫタイプ、Ｔタイプのフリップフロップ回路のうち選
択されたいずれかのフリップフロップ回路の出力信号が
出力端子１６．１８へ送出される。一方、センスアンプ
４２よりＨレベルの信号が送出された場合には、トラン
スミッションゲー）１５．１７がオフ状態となり、トラ
ンスミッションゲート３５．３６はオン状態となり、Ｒ
Ｓタイプのフリ・１ブフロップ回路の出力信号が出力端
子１６．１８へ送出される。
ＥＰＲＯＭといった各種の記憶素子が使用でき、これら
のメモリにプログラムがなされている場合にはセンスア
ンプ４０ないし４２がＨレベルの信号を送出し、プログ
ラムがなされていない場合にはＬレベルの信号を送出す
る。したがって、センスアンプ４０よりＬレベルの信号
が送出された場合には、トランスミッションゲート２が
オン状態となり、トランスミッションゲート２６はオフ
状態となり、一方、Ｈレベルの信号が送出された場合に
は、トランスミッションゲート２がオフ状態となり、ト
ランスミッションゲート２６はオン状態となる。又、セ
ンスアンプ４１よりＬレベルの信号が送出された場合に
は、トランスミッションゲート３がオン状態となり、ト
ランスミッションゲート１４はオフ状態となり、一方、
Ｈレベルの信号が送出された場合には、トランスミッシ
ョンゲート３がオフ状態となり、トランスミッションゲ
ート１４はオン状態となる。又、センスアンプ４２より
Ｌレベルの信号が送出された場合には、トランスミッシ
ョンゲート１５．１７がオン状態となり、トランスミッ
ションゲート３５．３６はオフ状態となり、Ｄタイプ、
ＪＫタイプ、Ｔタイプのフリップフロップ回路のうち選
択されたいずれかのフリップフロップ回路の出力信号が
出力端子１６．１８へ送出される。一方、センスアンプ
４２よりＨレベルの信号が送出された場合には、トラン
スミッションゲー）１５．１７がオフ状態となり、トラ
ンスミッションゲート３５．３６はオン状態となり、Ｒ
Ｓタイプのフリ・１ブフロップ回路の出力信号が出力端
子１６．１８へ送出される。
このように構成されるプログラマブル・ロジック・デバ
イスにおける動作を以下に説明する。
イスにおける動作を以下に説明する。
４タイプのフリップフロップ回路のいずれのタイプを選
択するかをメモリ３７ないし３９にてプログラムする。
択するかをメモリ３７ないし３９にてプログラムする。
尚、これらのメモリ３７ないし３９にＥＰＲＯＭやＥ
Ｅ Ｐ ＲＯＭにてなる記憶素子を使用すれば一旦いず
れかのフリップフロップ回路を選択した後変更が生じて
も再度選択し直すことが可能である。
Ｅ Ｐ ＲＯＭにてなる記憶素子を使用すれば一旦いず
れかのフリップフロップ回路を選択した後変更が生じて
も再度選択し直すことが可能である。
これらのメモリにおいて、メモリ３７ないし３９の共に
プログラムがなされていない場合には、総てのセンスア
ンプ４０ないし４２はＬレベルの信号を送出するので、
トランスミッションゲート２．３．１５．１７はオン状
態、トランスミッションゲート１４．２６．３５．３６
はオフ状態となり、本回路装置はＤタイプのフリップフ
ロップ回路として動作する。よって、データ入力端子１
に供給されるデータが、クロック信号入力端子２０に供
給されるクロック信号に従い反転Ｑ信号出力端子１６及
びＱ信号出力端子１８より送出される。
プログラムがなされていない場合には、総てのセンスア
ンプ４０ないし４２はＬレベルの信号を送出するので、
トランスミッションゲート２．３．１５．１７はオン状
態、トランスミッションゲート１４．２６．３５．３６
はオフ状態となり、本回路装置はＤタイプのフリップフ
ロップ回路として動作する。よって、データ入力端子１
に供給されるデータが、クロック信号入力端子２０に供
給されるクロック信号に従い反転Ｑ信号出力端子１６及
びＱ信号出力端子１８より送出される。
又、メモリ３７のみがプログラムされている場合には、
センスアンプ４０はＨレベルの信号を送出スるのでトラ
ンスミツシコンゲート２がオフ状態となり、トランスミ
ッションゲート２６がオン状態となる。その他のトラン
スミッションゲートは上記の場合と同様の開閉状態であ
り、よって本回路装置は、ＪＫタイプのフリップフロッ
プ回路として動作する。よって、Ｊ信号入力端子２２及
びに信号入力端子２５に供給されるデータが、りロ・ツ
ク信号入力端子２０に供給されるクロック信号に従い反
転Ｑ信号出力端子１６及びＱ信号出力端子１８より送出
される。
センスアンプ４０はＨレベルの信号を送出スるのでトラ
ンスミツシコンゲート２がオフ状態となり、トランスミ
ッションゲート２６がオン状態となる。その他のトラン
スミッションゲートは上記の場合と同様の開閉状態であ
り、よって本回路装置は、ＪＫタイプのフリップフロッ
プ回路として動作する。よって、Ｊ信号入力端子２２及
びに信号入力端子２５に供給されるデータが、りロ・ツ
ク信号入力端子２０に供給されるクロック信号に従い反
転Ｑ信号出力端子１６及びＱ信号出力端子１８より送出
される。
又、メモリ３８がプログラムされていて、メモリ３９が
プログラムされていない場合、センスアンプ４１よりＨ
レベルの信号が送出され、センスアンプ４２よりＬレベ
ルの信号が送出されることよす、トランスミッションゲ
ート３はオフ状態、トランスミッションゲート１４はオ
ン状態、トランスミッションゲート１５．１７はオン状
態、トランスミッションゲー１−３５．３６はオフ状態
となり、本回路装置はＴタイプのフリ・ｙブフロップ回
路として動作する。よって、クロック信号入力端子２０
に供給されるＴ信号に従い反転Ｑ信号出力端子１６及び
Ｑ信号出力端子１８より信号が送出される。
プログラムされていない場合、センスアンプ４１よりＨ
レベルの信号が送出され、センスアンプ４２よりＬレベ
ルの信号が送出されることよす、トランスミッションゲ
ート３はオフ状態、トランスミッションゲート１４はオ
ン状態、トランスミッションゲート１５．１７はオン状
態、トランスミッションゲー１−３５．３６はオフ状態
となり、本回路装置はＴタイプのフリ・ｙブフロップ回
路として動作する。よって、クロック信号入力端子２０
に供給されるＴ信号に従い反転Ｑ信号出力端子１６及び
Ｑ信号出力端子１８より信号が送出される。
尚、この場合、メモリ３７について、プログラムされて
いるか否かは問わない。
いるか否かは問わない。
又、メモリ３９がプログラムされている場合、センスア
ンプ４２はＨレベルの信号を送出するので、トランスミ
ッションゲート１５，１７はオフ状態であり、トランス
ミッションゲート３５．３６はオン状態となる。よって
、この場合には本回路装置は、ＲＳタイプのフリップフ
ロップ回路として動作する。よって、Ｓ信号入力端子３
１及びＲ信号入力端子３３に供給されるデータが、Ｇ信
号入力端子３２に供給される信号に従い反転Ｑ信号出力
端子１６及びＱ信号出力端子Ｉ８より送出される。尚、
この場合、メモリ３７及び３８は、プログラムされてい
るか否かは問わない。
ンプ４２はＨレベルの信号を送出するので、トランスミ
ッションゲート１５，１７はオフ状態であり、トランス
ミッションゲート３５．３６はオン状態となる。よって
、この場合には本回路装置は、ＲＳタイプのフリップフ
ロップ回路として動作する。よって、Ｓ信号入力端子３
１及びＲ信号入力端子３３に供給されるデータが、Ｇ信
号入力端子３２に供給される信号に従い反転Ｑ信号出力
端子１６及びＱ信号出力端子Ｉ８より送出される。尚、
この場合、メモリ３７及び３８は、プログラムされてい
るか否かは問わない。
又、使用していないフリップフロップ回路に関する信号
入力端子は、ＶｃｃあるいはＧＮＤのいずれかの電位に
維持されている。
入力端子は、ＶｃｃあるいはＧＮＤのいずれかの電位に
維持されている。
このように、本回路装置は４タイプのフリップフロップ
回路を設けているので、プログラマブル・ロジック・デ
バイスを購入後、変更が生じ当初の計画とは異なったフ
リップフロップ回路を使用することになった場合でも適
切なフリップフロップ回路を選択することができる。
回路を設けているので、プログラマブル・ロジック・デ
バイスを購入後、変更が生じ当初の計画とは異なったフ
リップフロップ回路を使用することになった場合でも適
切なフリップフロップ回路を選択することができる。
又、各フリップフロップ回路において、共通して使用さ
れる回路部分については共有していることより、単純に
４タイプのフリップフロップ回路を設けた場合よりチッ
プサイズが小さく、また遅延時間の増大を防ぐことがで
きる。
れる回路部分については共有していることより、単純に
４タイプのフリップフロップ回路を設けた場合よりチッ
プサイズが小さく、また遅延時間の増大を防ぐことがで
きる。
又、本回路装置では、反転リセット信号入力端子６及び
反転セット信号入力端子９を設けているので、フリップ
フロップ回路を初期化することができ、供給されるクロ
ック信号の最初のパルスより所望の出力信号を得ること
ができる。
反転セット信号入力端子９を設けているので、フリップ
フロップ回路を初期化することができ、供給されるクロ
ック信号の最初のパルスより所望の出力信号を得ること
ができる。
又、上述したように各フリップフロップ回路の選択回路
としてメモリ３７ないし３９を使用することで、設計者
はトランスミッションゲート２等のイネイブル端子に供
給される信号レベルを常に把握しておく必要はなく、最
終的な設計時にメモリ内容を決定することで上記所望の
型のフリップフロップ回路を得るためにトランスミッシ
ョンゲートのイネイブル端子へ供給すべき信号レベルを
自動的に設定することができ、回路設計上便利である。
としてメモリ３７ないし３９を使用することで、設計者
はトランスミッションゲート２等のイネイブル端子に供
給される信号レベルを常に把握しておく必要はなく、最
終的な設計時にメモリ内容を決定することで上記所望の
型のフリップフロップ回路を得るためにトランスミッシ
ョンゲートのイネイブル端子へ供給すべき信号レベルを
自動的に設定することができ、回路設計上便利である。
又、各フリップフロップ回路の選択回路は、本実施例の
ようにメモリに限るものではなく、適宜な選択スイッチ
でもよい。
ようにメモリに限るものではなく、適宜な選択スイッチ
でもよい。
［発明の効果コ
以上詳述したように本発明によれば、共通な回路構成部
分については共有することで複数のタイプのフリップフ
ロップ回路を備えこれらを選択可能なようにしたことよ
り、各種のフリップフロップ回路が選択可能であり、入
出力間の遅延時間が大きくなく、チップサイズも大きく
ないプログラマブル・ロジック・デバイスを提供するこ
とができる。
分については共有することで複数のタイプのフリップフ
ロップ回路を備えこれらを選択可能なようにしたことよ
り、各種のフリップフロップ回路が選択可能であり、入
出力間の遅延時間が大きくなく、チップサイズも大きく
ないプログラマブル・ロジック・デバイスを提供するこ
とができる。
ｍ１図は本プログラマブル・ロジック・デバイスの一実
施例における構成を示す論理回路図である。 ｌ・・・データ入力端子、 ２．３．１４．１５・・・トランスミッションゲート、 １６・・・反転Ｑ信号出力端子、 １７・・・トランスミッションゲート、ｌ８・・・Ｑ信
号出力端子、 ２６・・・トランスミッションゲート、３５及び３６・
・・トランスミツシランゲート、３７ないし３９・・・
メモリ。
施例における構成を示す論理回路図である。 ｌ・・・データ入力端子、 ２．３．１４．１５・・・トランスミッションゲート、 １６・・・反転Ｑ信号出力端子、 １７・・・トランスミッションゲート、ｌ８・・・Ｑ信
号出力端子、 ２６・・・トランスミッションゲート、３５及び３６・
・・トランスミツシランゲート、３７ないし３９・・・
メモリ。
Claims (3)
- （１）共通する回路構成部分を共有した複数のタイプの
フリップフロップ回路を有し該フリップフロップ回路の
タイプを選択するための回路を備えたことを特徴とする
プログラマブル・ロジック・デバイス。 - （２）Ｄ、ＪＫ、Ｔ、ＲＳのタイプのフリップフロップ
回路を備えた請求項１記載のプログラマブル・ロジック
・デバイス。 - （３）上記フリップフロップ回路は当該フリップフロッ
プ回路を初期化するための信号入力端子を備えた請求項
１及び２記載のプログラマブル・ロジック・デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32657189A JPH03187519A (ja) | 1989-12-15 | 1989-12-15 | プログラマブル・ロジック・デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32657189A JPH03187519A (ja) | 1989-12-15 | 1989-12-15 | プログラマブル・ロジック・デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03187519A true JPH03187519A (ja) | 1991-08-15 |
Family
ID=18189305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32657189A Pending JPH03187519A (ja) | 1989-12-15 | 1989-12-15 | プログラマブル・ロジック・デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03187519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684744A (en) * | 1995-12-11 | 1997-11-04 | Hewlett-Packard Company | Configurable multifunction flip-flop |
-
1989
- 1989-12-15 JP JP32657189A patent/JPH03187519A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684744A (en) * | 1995-12-11 | 1997-11-04 | Hewlett-Packard Company | Configurable multifunction flip-flop |
| US5818273A (en) * | 1995-12-11 | 1998-10-06 | Hewlett-Packard Company | Configurable multifunction flip-flop |
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