JPH02109362A - 積層型固体撮像素子 - Google Patents
積層型固体撮像素子Info
- Publication number
- JPH02109362A JPH02109362A JP63260421A JP26042188A JPH02109362A JP H02109362 A JPH02109362 A JP H02109362A JP 63260421 A JP63260421 A JP 63260421A JP 26042188 A JP26042188 A JP 26042188A JP H02109362 A JPH02109362 A JP H02109362A
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- JP
- Japan
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- silicon
- electrodes
- semiconductor substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
アモルファス・シリコン・フォトダイオード部分の下部
電極を改良した積層型固体１最像素子に関し、 アモルファス・シリコン・フォトダイオード部分に於け
る画素電極である下部電極として光導電膜を構成するア
モルファス・シリコンとは反応せず、しかも、その形成
時にはＣＯＤに損傷を与えないようにすることを目的と
し、 信号転送部分が作り込まれたシリコン半導体基板と、該
シリコン半導体基板上に積層され画素電極である下部電
極がマイクロ・クリスタル・シリコンで構成されたアモ
ルファス・シリコン・フォトダイオード部分とを備える
よう構成する。
電極を改良した積層型固体１最像素子に関し、 アモルファス・シリコン・フォトダイオード部分に於け
る画素電極である下部電極として光導電膜を構成するア
モルファス・シリコンとは反応せず、しかも、その形成
時にはＣＯＤに損傷を与えないようにすることを目的と
し、 信号転送部分が作り込まれたシリコン半導体基板と、該
シリコン半導体基板上に積層され画素電極である下部電
極がマイクロ・クリスタル・シリコンで構成されたアモ
ルファス・シリコン・フォトダイオード部分とを備える
よう構成する。
本発明は、アモルファス・シリコン・フォトダイオード
部分の下部電極を改良した積層型固体撮像素子に関する
。
部分の下部電極を改良した積層型固体撮像素子に関する
。
現在、固体撮像素子に対し、低照度に於けるＳ／Ｎの向
上が希求されていて、積層型に於いても例外ではない。
上が希求されていて、積層型に於いても例外ではない。
これに応える為には、光の入射がオフとなった場合の電
流はできる限り小さくなければならない。
流はできる限り小さくなければならない。
第３図は従来例を説明する為の要部切断側面図を表して
いる。
いる。
図に於いて、ｌはｐ型シリコン半導体基板、２はｐ１型
素子間分Ｍ ｅＪＩ域、３は蓄積ダイオード部分、４は
垂直転送用ＣＣＤ（ｃｈａｒｇｅ ｃ。
素子間分Ｍ ｅＪＩ域、３は蓄積ダイオード部分、４は
垂直転送用ＣＣＤ（ｃｈａｒｇｅ ｃ。
ｕｐｌｅｄ ｄｅｖｉｃｅ）部分、５はＣＯＤを駆動
する為の第一層目多結晶シリコン電極、６は同しく第二
層目多結晶シリコン電極、７は二酸化シリコン（Ｓｉ０
２）からなる層間絶縁膜、８はタングステン・シリサイ
ド（ＷＳｉ、）からなる第一層目金属電極、９はポリイ
ミド或いは硼燐珪酸ガラス（ｂｏｒｏｐｈｏｓｐｈｏｓ
ｉｌｆｃａｔｅ ｇｌａｓｓ：ＢＰＳＧ）からなる平
坦化膜、１０はアルミニウム（Ａ７りからなる第二層目
金属電極（画素電極）、１１はｉ復水素化アモルファス
炭化珪素（ｉ−ａ−３ｉＣ：Ｈ）バッファ膜、１２ ハ
ｉ 型水素化アモルファス・シリコン（ｉａ−５ｉ：Ｈ
）光導電膜、１３はｐ型水素化アモルファス炭化珪素（
ｐ−ａ−３ｉＣ：Ｈ）バッファ１１り、１４はＩＴＯ（
ｉｎｄｉｕｍ−ｔｉｎ−。
する為の第一層目多結晶シリコン電極、６は同しく第二
層目多結晶シリコン電極、７は二酸化シリコン（Ｓｉ０
２）からなる層間絶縁膜、８はタングステン・シリサイ
ド（ＷＳｉ、）からなる第一層目金属電極、９はポリイ
ミド或いは硼燐珪酸ガラス（ｂｏｒｏｐｈｏｓｐｈｏｓ
ｉｌｆｃａｔｅ ｇｌａｓｓ：ＢＰＳＧ）からなる平
坦化膜、１０はアルミニウム（Ａ７りからなる第二層目
金属電極（画素電極）、１１はｉ復水素化アモルファス
炭化珪素（ｉ−ａ−３ｉＣ：Ｈ）バッファ膜、１２ ハ
ｉ 型水素化アモルファス・シリコン（ｉａ−５ｉ：Ｈ
）光導電膜、１３はｐ型水素化アモルファス炭化珪素（
ｐ−ａ−３ｉＣ：Ｈ）バッファ１１り、１４はＩＴＯ（
ｉｎｄｉｕｍ−ｔｉｎ−。
ｘｉｄｅ）ｉ３明導電膜をそれぞれ示している。
この撮像素子に於いては、光の入射面全面を光導電膜と
することができる為、光の利用率が高い旨の利点がある
。
することができる為、光の利用率が高い旨の利点がある
。
第３図について説明した積層型固体撮像素子に於いては
、光導電膜１２などからなるアモルファス・シリコン・
フォトダイオード部分の下部電極である第二層目金属電
極（画素電極）１０の材料としてＡｌが用いられている
。
、光導電膜１２などからなるアモルファス・シリコン・
フォトダイオード部分の下部電極である第二層目金属電
極（画素電極）１０の材料としてＡｌが用いられている
。
ところが、Ａ１．はシリコン、特に、アモルファス・シ
リコンと大変反応し易い物質であり、従って、第３図に
見られる撮像素子に於いても、第二層目金属電極ｌＯと
光導電膜１２との間にはバッファ膜１１を介挿しである
が、その厚さは、高々１０００ （人〕程度にしかする
ことができないので、Ａ／の拡散を充分に抑制すること
ができず、従って、光の入射がオフされた際にも漏れ電
流が発生し、良好なＳ／Ｎが得られない。
リコンと大変反応し易い物質であり、従って、第３図に
見られる撮像素子に於いても、第二層目金属電極ｌＯと
光導電膜１２との間にはバッファ膜１１を介挿しである
が、その厚さは、高々１０００ （人〕程度にしかする
ことができないので、Ａ／の拡散を充分に抑制すること
ができず、従って、光の入射がオフされた際にも漏れ電
流が発生し、良好なＳ／Ｎが得られない。
このような問題に対処するのに最も好ましい材料はシリ
コン系のものであり、特に、多結晶シリコンはアモルフ
ァス・シリコンとのなじみが良く、若し、下部電極を多
結晶シリコンで構成した場合には、その上に良質のアモ
ルファス・シリコンからなる光導電膜Ｉ２を成長させる
ことが可能であって、光の入射がオフとなった場合の漏
れ電流も小さいことが知られている。
コン系のものであり、特に、多結晶シリコンはアモルフ
ァス・シリコンとのなじみが良く、若し、下部電極を多
結晶シリコンで構成した場合には、その上に良質のアモ
ルファス・シリコンからなる光導電膜Ｉ２を成長させる
ことが可能であって、光の入射がオフとなった場合の漏
れ電流も小さいことが知られている。
然しなから、積層型固体撮像素子の場合、アモルファス
・シリコン・フォトダイオード部分の下方には、電荷を
転送する為のＣＣＤ部分４が存在し、そこではＡＩｌか
らなる′ｉＥ極・配線が用いられている。従って、／ｌ
の溶解温度を溝かに越える多結晶シリコンの形成などは
不可能である。
・シリコン・フォトダイオード部分の下方には、電荷を
転送する為のＣＣＤ部分４が存在し、そこではＡＩｌか
らなる′ｉＥ極・配線が用いられている。従って、／ｌ
の溶解温度を溝かに越える多結晶シリコンの形成などは
不可能である。
本発明は、アモルファス・シリコン・フォトダイオード
部分に於ける画素電極である下部電極として光導電膜を
構成するアモルファス・シリコンとは反応せず、しかも
、その形成時にはＣＣＤに損傷を与えないようにしよう
とする。
部分に於ける画素電極である下部電極として光導電膜を
構成するアモルファス・シリコンとは反応せず、しかも
、その形成時にはＣＣＤに損傷を与えないようにしよう
とする。
（課題を解決するための手段〕
本発明に依る４１層型固体撮像素子に於いては、信号転
送部分が作り込まれたシリコン半導体基板（例えばｐ型
シリコン半導体基板１１）と、該シリコン半導体基板上
に積層され画素電極である下部電極（例えばμＣ−３ｉ
Ｔ部電極２０）がマイクロ・クリスタル・シリコンで構
成されたアモルファス・シリコン・フォトダイオード部
分とを備えている。
送部分が作り込まれたシリコン半導体基板（例えばｐ型
シリコン半導体基板１１）と、該シリコン半導体基板上
に積層され画素電極である下部電極（例えばμＣ−３ｉ
Ｔ部電極２０）がマイクロ・クリスタル・シリコンで構
成されたアモルファス・シリコン・フォトダイオード部
分とを備えている。
前記手段を採ることに依り、下部電極が光導電膜と反応
することは皆無となり、光の入射がオフした場合の漏れ
電流は低減され、Ｓ／Ｎは向上する。また、マイクロ・
クリスタル・シリコンとアモルファス・シリコンとは大
変馴染みが良く、従って、良質の光導電膜を得ることが
できる。更にまた、下部電極と光導電膜との間には、そ
れ等の反応を抑止する為のバッファ膜を必要としないか
ら、製造工程が簡略化される。
することは皆無となり、光の入射がオフした場合の漏れ
電流は低減され、Ｓ／Ｎは向上する。また、マイクロ・
クリスタル・シリコンとアモルファス・シリコンとは大
変馴染みが良く、従って、良質の光導電膜を得ることが
できる。更にまた、下部電極と光導電膜との間には、そ
れ等の反応を抑止する為のバッファ膜を必要としないか
ら、製造工程が簡略化される。
第１図は本発明一実施例を説明する為の要部切断側面図
を表している。
を表している。
図に於いて、２１はｐ型シリコン半導体基板、２２はｐ
１型素子間分離領域、２３は蓄積ダイオード部分、２４
は垂直転送用ＣＣＤ部分、２５はＣＣＤを駆動する為の
第一層目多結晶シリコン電極、２６は同じく第二層目多
結晶シリコン電極、２７はＳ ｉ０２層間絶縁膜、２８
はＷＳ ｉｘ第一層目金属電極、２９はポリイミド或い
はＢＰＳＧ平坦化膜、３０はマイクロ・クリスタル・シ
リコン（μＣ−３ｉ）下部電極（画素電極）、３２は１
−ａ−５ｉ：Ｈ光導電膜、３３はｐ−ａ−５ｉＣ： Ｈ
バッファ膜、３４はＩＴＯ透明導電膜をそれぞれ示して
いる。
１型素子間分離領域、２３は蓄積ダイオード部分、２４
は垂直転送用ＣＣＤ部分、２５はＣＣＤを駆動する為の
第一層目多結晶シリコン電極、２６は同じく第二層目多
結晶シリコン電極、２７はＳ ｉ０２層間絶縁膜、２８
はＷＳ ｉｘ第一層目金属電極、２９はポリイミド或い
はＢＰＳＧ平坦化膜、３０はマイクロ・クリスタル・シ
リコン（μＣ−３ｉ）下部電極（画素電極）、３２は１
−ａ−５ｉ：Ｈ光導電膜、３３はｐ−ａ−５ｉＣ： Ｈ
バッファ膜、３４はＩＴＯ透明導電膜をそれぞれ示して
いる。
本実施例と第３図について説明した従来例と相違する点
は、その従来例に於いてＡ４で構成された第二層目金属
電極１０として挙げた部分がμＣ５ｉで構成された下部
電極３０になっている点である。
は、その従来例に於いてＡ４で構成された第二層目金属
電極１０として挙げた部分がμＣ５ｉで構成された下部
電極３０になっている点である。
ここで、μＣ−３ｉとは、アモルファス・シリコンと結
晶シリコンとの混合物であって、Ｘ線回折に於いてシリ
コンのピークが認められ、珪つ、赤外吸収スペクトルに
於いて水素を含有していることが認められた物質を指し
ている。
晶シリコンとの混合物であって、Ｘ線回折に於いてシリ
コンのピークが認められ、珪つ、赤外吸収スペクトルに
於いて水素を含有していることが認められた物質を指し
ている。
このμＣ−３ｉは、温度を約２００［”Ｃ）乃至４５０
（”Ｃ）程度の範囲とすることで良質のものが得られる
ので、電荷を転送する為のＣＣＤ部分１４などを形成し
た後に成長させても、その際の熱がＡｌからなる電極・
配線などに悪影響を及ぼすことは皆無である。
（”Ｃ）程度の範囲とすることで良質のものが得られる
ので、電荷を転送する為のＣＣＤ部分１４などを形成し
た後に成長させても、その際の熱がＡｌからなる電極・
配線などに悪影響を及ぼすことは皆無である。
次に、本発明一実施例を製造する際の工程について説明
する。
する。
＋ｌ） 通常の技法を適用することに依り、ｐ型シリ
コン半導体基板２】に素子量分に１領域２２、蓄積ダイ
オード部分２３、垂直転送用ＣＯＤ部分２４などを形成
する。
コン半導体基板２】に素子量分に１領域２２、蓄積ダイ
オード部分２３、垂直転送用ＣＯＤ部分２４などを形成
する。
（２）通常の熱酸化法、化学気相堆積（ｃｈｅｍｉｃａ
ｌ ｖａｐｏｒ ｄｅｐｏｓｔｔｉｏｎ：ＣＶＤ）
法、フォト・リソグラフィ技術などを適用することに依
り、第一層目多結晶シリコン電極２５、第二層目多結晶
シリコン１掻２６、Ｓ ｉ Ｏ２層間絶縁膜２７を形成
する。
ｌ ｖａｐｏｒ ｄｅｐｏｓｔｔｉｏｎ：ＣＶＤ）
法、フォト・リソグラフィ技術などを適用することに依
り、第一層目多結晶シリコン電極２５、第二層目多結晶
シリコン１掻２６、Ｓ ｉ Ｏ２層間絶縁膜２７を形成
する。
（３）通常のＣＶＤ法及びフォト・リソグラフィ技術を
適用することに依り、蓄積ダイオード部分２３やＣ００
部分２４などからなる信号転送部分とを結ぶＷＳｉＸか
らなる第一層目金属電極２８を形成する。尚、第一層目
金属電極２８の材料としては、ＷＳｉ、ｘに限らず、モ
リブデン・シリサイド（ＭｏＳｉ２）或いはチタン・シ
リサイド（ＴｉＳｉ２）などの高融点金属シリサイドを
用いることができる。
適用することに依り、蓄積ダイオード部分２３やＣ００
部分２４などからなる信号転送部分とを結ぶＷＳｉＸか
らなる第一層目金属電極２８を形成する。尚、第一層目
金属電極２８の材料としては、ＷＳｉ、ｘに限らず、モ
リブデン・シリサイド（ＭｏＳｉ２）或いはチタン・シ
リサイド（ＴｉＳｉ２）などの高融点金属シリサイドを
用いることができる。
この第−層目金属１掻２８がｐ型シリコン半導体基板２
１中に形成された信号転送部分に対する光シールドの役
割も果していることは云うまでもない。
１中に形成された信号転送部分に対する光シールドの役
割も果していることは云うまでもない。
（４）ＣＣＤ法を通用することに依り、ＢＰＳＧからな
る平坦化膜２９を形成する。尚、ＢＰＳＧはポリイミド
に代替しても良く、その場合はスピン・コート法などを
適用する。
る平坦化膜２９を形成する。尚、ＢＰＳＧはポリイミド
に代替しても良く、その場合はスピン・コート法などを
適用する。
ｆ５） ｉｌｌ常のプラズマＣＶＤ法及びフォト・リ
ソグラフィ技ｊ４ｊを通用することに依り、厚さ例えば
１．０００（人〕乃至４０００ （人］程度、好ましく
は２０００ Ｃ人〕のμＣ−８ｉからなる下部電極３０
を形成する。
ソグラフィ技ｊ４ｊを通用することに依り、厚さ例えば
１．０００（人〕乃至４０００ （人］程度、好ましく
は２０００ Ｃ人〕のμＣ−８ｉからなる下部電極３０
を形成する。
μＣ−５ｉ膜を形成するには、通常のプラズマＣＶＤ装
置にモノシラン（Ｓ ｒ Ｈ４）を１０〔ｃｃ〕、水素
（Ｈ２）を５００（ｃｃ）、ホスフィン（ＰＨ３）を５
ｉ Ｈ４に対してＩ 〔％〕としてそれぞれ流し、ま
た、温度を２００［’Ｃ）乃至４５０（’Ｃ）、好まし
くは３００［”Ｃ）、圧力を０．２ ［Ｔｏｒｒ）乃至
１．９（Ｔｏｒｒ〕、好ましくは１．０ ［Ｔｏｒｒ）
、出力を１００（Ｗ）として成長させた。この条件に
依ると成長レートは７０〔人／分〕となり、そして、得
られたμＣ−５ｉ膜の比抵抗は５〜８×１Ｏ−３（Ω・
ｃｍ）程度であった。
置にモノシラン（Ｓ ｒ Ｈ４）を１０〔ｃｃ〕、水素
（Ｈ２）を５００（ｃｃ）、ホスフィン（ＰＨ３）を５
ｉ Ｈ４に対してＩ 〔％〕としてそれぞれ流し、ま
た、温度を２００［’Ｃ）乃至４５０（’Ｃ）、好まし
くは３００［”Ｃ）、圧力を０．２ ［Ｔｏｒｒ）乃至
１．９（Ｔｏｒｒ〕、好ましくは１．０ ［Ｔｏｒｒ）
、出力を１００（Ｗ）として成長させた。この条件に
依ると成長レートは７０〔人／分〕となり、そして、得
られたμＣ−５ｉ膜の比抵抗は５〜８×１Ｏ−３（Ω・
ｃｍ）程度であった。
（６）同じくプラズマＣＶＤ法を通用することに依り、
厚さが例えばｌ 〔μｍ］程度である１−ａ−５ｒ：Ｈ
光導電膜３２、及び、厚さが例えば１００ 〔人〕乃至
３００１人］程度、好ましくは１５０〔人〕のｐ −ａ
−Ｓ ｉ Ｃ： Ｈバッファ膜３３を形成する。
厚さが例えばｌ 〔μｍ］程度である１−ａ−５ｒ：Ｈ
光導電膜３２、及び、厚さが例えば１００ 〔人〕乃至
３００１人］程度、好ましくは１５０〔人〕のｐ −ａ
−Ｓ ｉ Ｃ： Ｈバッファ膜３３を形成する。
（７） マグネトロン・スパッタ法を適用することに
依り、厚さ例えば１０００ （人）乃至２０００〔人〕
程度、好ましくは＋５００ Ｃ人〕のドＦＯ透明導電膜
３４を形成する。
依り、厚さ例えば１０００ （人）乃至２０００〔人〕
程度、好ましくは＋５００ Ｃ人〕のドＦＯ透明導電膜
３４を形成する。
第２図は第１図に見られる本発明一実施例の特性を従来
例のそれと比較して説明する為の線図であり、横軸には
印加バイアス電圧を、縦軸には漏れ電流密度をそれぞれ
採っである。
例のそれと比較して説明する為の線図であり、横軸には
印加バイアス電圧を、縦軸には漏れ電流密度をそれぞれ
採っである。
図に於いて、実線はμＣ−３ｉを用いた本発明一実施例
の特性線、また、破線はＡｅを用いた従来例の特性線を
それぞれ示している。
の特性線、また、破線はＡｅを用いた従来例の特性線を
それぞれ示している。
図から明らかなように、本発明一実施例では、５ 〔ｖ
〕の逆バイアス電圧印加時で、約１．５桁も漏れ電流が
少ない。
〕の逆バイアス電圧印加時で、約１．５桁も漏れ電流が
少ない。
本発明に依る積層型固体撮像素子に於いては、信号転送
部分が作り込まれたシリコン半導体基板と、該シリコン
半導体基板上に積層され画素電極である下部電極がマイ
クロ・クリスタル・シリコンで構成されたアモルファス
・シリコン・フォトダイオード部分とを備えるよう構成
する。
部分が作り込まれたシリコン半導体基板と、該シリコン
半導体基板上に積層され画素電極である下部電極がマイ
クロ・クリスタル・シリコンで構成されたアモルファス
・シリコン・フォトダイオード部分とを備えるよう構成
する。
前記構成を採ることに依り、下部電極が光導電膜と反応
することは皆無となり、丸の入射がオフした場合の漏れ
電流は低減され、Ｓ／Ｎは向上する。また、マイクロ・
クリスタル・シリコンとアモルファス・シリコンとは大
変馴染みが良く、従って、良質の光導電膜を得ることが
できる。更にまた、下部電極と光導電膜との間には、そ
れ等の反応を抑止する為のバツフア数を必要としないか
ら、製造工程が簡略化される。
することは皆無となり、丸の入射がオフした場合の漏れ
電流は低減され、Ｓ／Ｎは向上する。また、マイクロ・
クリスタル・シリコンとアモルファス・シリコンとは大
変馴染みが良く、従って、良質の光導電膜を得ることが
できる。更にまた、下部電極と光導電膜との間には、そ
れ等の反応を抑止する為のバツフア数を必要としないか
ら、製造工程が簡略化される。
第１図は本発明一実施例を説明する為の要部切断側面図
、第２図は第１図に見られる本発明一実施例の特性を従
来例のそれと比較して説明する為の線図、第３図は従来
例を説明する為の要部切断側面図をそれぞれ表している
。 図に於いて、２１はｐ型シリコン半導体基板、２２はｐ
＋型型素子骨分離領域２３は蓄積ダイオード部分、２４
は垂直転送用ＣＯＤ部分、２５はＣＣＤを駆動する為の
第一層目多結晶シリコン電極、２６は同じく第二層目多
結晶シリコン電極、２７は５ｉ０２層間絶縁膜、２８は
ＷＳｊＸ第一層目金属電極、２９はポリイミド或いはＢ
ＰＳＧ平坦化膜、３０はマイクロ・クリスタル・シリコ
ン（μＣ−３ｉ）下部電極（画素電極）、３２は１−ａ
−５ｉ：）（光導電膜、３３はｐ−ａ−３ｉＣ： Ｈバ
ッファ１模、３４はＩＴＯ透明導電膜をそれぞれ示して
いる。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司
、第２図は第１図に見られる本発明一実施例の特性を従
来例のそれと比較して説明する為の線図、第３図は従来
例を説明する為の要部切断側面図をそれぞれ表している
。 図に於いて、２１はｐ型シリコン半導体基板、２２はｐ
＋型型素子骨分離領域２３は蓄積ダイオード部分、２４
は垂直転送用ＣＯＤ部分、２５はＣＣＤを駆動する為の
第一層目多結晶シリコン電極、２６は同じく第二層目多
結晶シリコン電極、２７は５ｉ０２層間絶縁膜、２８は
ＷＳｊＸ第一層目金属電極、２９はポリイミド或いはＢ
ＰＳＧ平坦化膜、３０はマイクロ・クリスタル・シリコ
ン（μＣ−３ｉ）下部電極（画素電極）、３２は１−ａ
−５ｉ：）（光導電膜、３３はｐ−ａ−３ｉＣ： Ｈバ
ッファ１模、３４はＩＴＯ透明導電膜をそれぞれ示して
いる。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司
Claims (1)
- 【特許請求の範囲】 信号転送部分が作り込まれたシリコン半導体基板と、 該シリコン半導体基板上に積層され画素電極である下部
電極がマイクロ・クリスタル・シリコンで構成されたア
モルファス・シリコン・フォトダイオード部分と を備えてなることを特徴とする積層型固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63260421A JPH02109362A (ja) | 1988-10-18 | 1988-10-18 | 積層型固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63260421A JPH02109362A (ja) | 1988-10-18 | 1988-10-18 | 積層型固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02109362A true JPH02109362A (ja) | 1990-04-23 |
Family
ID=17347703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63260421A Pending JPH02109362A (ja) | 1988-10-18 | 1988-10-18 | 積層型固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02109362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1113499A3 (en) * | 1999-12-28 | 2003-04-16 | Xerox Corporation | High fill factor image array having a continuous amorphous silicon sensor layer and a doped poly-silicon back contact |
-
1988
- 1988-10-18 JP JP63260421A patent/JPH02109362A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1113499A3 (en) * | 1999-12-28 | 2003-04-16 | Xerox Corporation | High fill factor image array having a continuous amorphous silicon sensor layer and a doped poly-silicon back contact |
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