JPH0211036A - クロック再生装置 - Google Patents
クロック再生装置Info
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- JPH0211036A JPH0211036A JP63159297A JP15929788A JPH0211036A JP H0211036 A JPH0211036 A JP H0211036A JP 63159297 A JP63159297 A JP 63159297A JP 15929788 A JP15929788 A JP 15929788A JP H0211036 A JPH0211036 A JP H0211036A
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- circuit
- pll circuit
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- Pending
Links
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- 230000008929 regeneration Effects 0.000 claims abstract description 18
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- 238000011084 recovery Methods 0.000 abstract description 3
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、再生クロックの周波数及び位相精度を高めた
クロック再生装置に関するものである。
クロック再生装置に関するものである。
（従来の技術）
従来から、符号復号器等において使用されるクロック再
生装置には■タンク回路を用いた方式と■ＰＬＬ回路を
用いた方式がある。ここで、タンク回路を用いた方式に
おいては、再生し得るクロックの周波数がタンク回路の
共振周波数に依存するため、再生されたクロックの周波
数及び位相精度は高く安定しているものの、使用される
符号復号器に適した共振周波数及び共振のし易さ（Ｑ
ｆａ ）をもりたタンク回路を作ることは一般に困難で
あり、またタンク回路を構成するインダクタを集積化す
ることが無理なため、ＬＳＩ化することはできない。
生装置には■タンク回路を用いた方式と■ＰＬＬ回路を
用いた方式がある。ここで、タンク回路を用いた方式に
おいては、再生し得るクロックの周波数がタンク回路の
共振周波数に依存するため、再生されたクロックの周波
数及び位相精度は高く安定しているものの、使用される
符号復号器に適した共振周波数及び共振のし易さ（Ｑ
ｆａ ）をもりたタンク回路を作ることは一般に困難で
あり、またタンク回路を構成するインダクタを集積化す
ることが無理なため、ＬＳＩ化することはできない。
一方、後者のＰＬＬ回路を用いたクロック再生装置にお
いては、ＰＬＬ回路内に含まれるループフィルタの帯域
を適当に設計することにより、タンク回路における共振
のし易さ（Ｑ値）に対応するパラメータである位相伝達
特性を任意に選ぶことができ、またＬＳＩ化も容易であ
るという利点がある。
いては、ＰＬＬ回路内に含まれるループフィルタの帯域
を適当に設計することにより、タンク回路における共振
のし易さ（Ｑ値）に対応するパラメータである位相伝達
特性を任意に選ぶことができ、またＬＳＩ化も容易であ
るという利点がある。
（発明が解決しようとする課題）
しかしながら、ＰＬＬ回路を用いたクロック再生装置に
おいては、ＰＬＬ回路を構成する朱子のばらつきにより
、タンク回路での共振周波数に対応するパラメータであ
るＰＬＬ回路の自走周波数が大きく変化してしまう、そ
こで、クロック再生装置が使用される符号復号器に適し
た周波数でＰＬＬ回路内に含まれるＶＣＯ（Ｔｉ圧制御
発振器）を発振させる必要があることから、ＰＬＬ回路
内に含まれるループフィルタからの出力によるｖＣＯ発
掘周波数の可変範囲を広くとる必要があった。
おいては、ＰＬＬ回路を構成する朱子のばらつきにより
、タンク回路での共振周波数に対応するパラメータであ
るＰＬＬ回路の自走周波数が大きく変化してしまう、そ
こで、クロック再生装置が使用される符号復号器に適し
た周波数でＰＬＬ回路内に含まれるＶＣＯ（Ｔｉ圧制御
発振器）を発振させる必要があることから、ＰＬＬ回路
内に含まれるループフィルタからの出力によるｖＣＯ発
掘周波数の可変範囲を広くとる必要があった。
このため、位相同期時の定常位相偏差が大きくなるなど
、再生クロックの周波数や位相の精度及びその安定性に
おいては、タンク回路を用いたクロック再生装置に及ば
ないという欠点がある。
、再生クロックの周波数や位相の精度及びその安定性に
おいては、タンク回路を用いたクロック再生装置に及ば
ないという欠点がある。
よりて本発明の目的は上述の点に鑑み、再生クロックの
周波数９位相精度及びその安定性にすぐれたＰＬＬ方式
のクロック再生装置を提供することにある。
周波数９位相精度及びその安定性にすぐれたＰＬＬ方式
のクロック再生装置を提供することにある。
このような目的を達成するために本発明に係るクロック
再生装置は、外部からの信号が入力されこの信号の変化
を検出するレベル検出器と、レベル検出器からの出力を
受けこれを一定幅のパルスとして出力するパルス幅補正
器を有し、パルス幅補正器からの出力をＰＬＬ回路内に
含まれる位相比較器の入力とする構成をとるとともに、
パルス幅補正器がレベル検出器からの出力を受けて生成
するパルスの幅をＰＬＬ回路が動作するのに最適な幅に
近づけるような更正回路を有し、又ＰＬＬ回路も自走周
波数をクロック再生の為にｆ＆通な周波数に近づけるよ
うな更成回路を有するようにしたものである。
再生装置は、外部からの信号が入力されこの信号の変化
を検出するレベル検出器と、レベル検出器からの出力を
受けこれを一定幅のパルスとして出力するパルス幅補正
器を有し、パルス幅補正器からの出力をＰＬＬ回路内に
含まれる位相比較器の入力とする構成をとるとともに、
パルス幅補正器がレベル検出器からの出力を受けて生成
するパルスの幅をＰＬＬ回路が動作するのに最適な幅に
近づけるような更正回路を有し、又ＰＬＬ回路も自走周
波数をクロック再生の為にｆ＆通な周波数に近づけるよ
うな更成回路を有するようにしたものである。
（作用）
本発明によれば、ＰＬＬ回路はその自走周波数が、ＰＬ
Ｌ回路の更正回路の働きにより、クロック再生の為に最
適な周波数に更正されることから、ＰＬＬ回路内に含ま
れるループフィルタの出力によるＰＬＬ回路内に含まれ
るＶＣＯの発振周波数の可変範囲を狭くできること、な
らびに、パルス幅補正器の出力するパルスの幅が、パル
ス幅補正器の更正回路の働きによりＰＬＬ回路内に含ま
れる位相比較器が、位相比較を行うのに最適な幅に更正
されることにより、周波数２位相精度及びその安定性の
高い再生クロックが得られるクロック再生装置を実現で
きる。
Ｌ回路の更正回路の働きにより、クロック再生の為に最
適な周波数に更正されることから、ＰＬＬ回路内に含ま
れるループフィルタの出力によるＰＬＬ回路内に含まれ
るＶＣＯの発振周波数の可変範囲を狭くできること、な
らびに、パルス幅補正器の出力するパルスの幅が、パル
ス幅補正器の更正回路の働きによりＰＬＬ回路内に含ま
れる位相比較器が、位相比較を行うのに最適な幅に更正
されることにより、周波数２位相精度及びその安定性の
高い再生クロックが得られるクロック再生装置を実現で
きる。
（実施例）
以下に、図面を参照して本発明の一実施例を詳細に説明
する。
する。
夫笈班上
本発明によるクロック再生装置の一実施例を第１図に示
す、本図において、■〜■は信号、２０はレベル検出器
、２２はパルス幅補正器、２４は位相比較器、２６はル
ープフィルタ、２８はＶＣＯ（電圧制御発振器）、３０
はＰＬＬ回路全体、３２は後に詳述する更正回路である
。
す、本図において、■〜■は信号、２０はレベル検出器
、２２はパルス幅補正器、２４は位相比較器、２６はル
ープフィルタ、２８はＶＣＯ（電圧制御発振器）、３０
はＰＬＬ回路全体、３２は後に詳述する更正回路である
。
本実施例において、更正回路３２は電源電圧の立ち上が
り又は外部からのスタート信号によって動作を開始し、
信号入力（第１図■）および再生クロック（第１図■）
ならびにループフィルタの出力を利用して、ＶＣ０２８
（７）発振周波ｅ！１（ＰＬＬ回路３０）自走周波数）
が所定のビットレート（例えば、本クロック再生装置を
用いた符号復号器が必要とするビットレート）と同一の
周波数（本実施例では２．０４８Ｍｔｌｚ）になるよう
にし、さらに、パルス幅補正器２２がエツジ検出器２０
からの出力を受けて出力するパルスの幅が１ビット区間
の％（２，０４８ＭＨｚの２４４ ｎ５ｅｃ）の幅のパ
ルスを出力するように更正を行い、更正が終了した時に
動作を停止する。
り又は外部からのスタート信号によって動作を開始し、
信号入力（第１図■）および再生クロック（第１図■）
ならびにループフィルタの出力を利用して、ＶＣ０２８
（７）発振周波ｅ！１（ＰＬＬ回路３０）自走周波数）
が所定のビットレート（例えば、本クロック再生装置を
用いた符号復号器が必要とするビットレート）と同一の
周波数（本実施例では２．０４８Ｍｔｌｚ）になるよう
にし、さらに、パルス幅補正器２２がエツジ検出器２０
からの出力を受けて出力するパルスの幅が１ビット区間
の％（２，０４８ＭＨｚの２４４ ｎ５ｅｃ）の幅のパ
ルスを出力するように更正を行い、更正が終了した時に
動作を停止する。
第１図に示した実施例は、ＣＭＩ符号復号器において利
用されるクロック再生装置の一例である。
用されるクロック再生装置の一例である。
本実施例においては、パルス幅補正器２２の更正回路と
ＰＬＬ回路３０の更正回路を共用している。こうするこ
とで、（イ）クロック再生装置全体の回路規模が小さく
なるとともに、（ロ）パルス幅補正器２２に単安定マル
チバイブレータ、Ｉ’ＬＬ回路３０内のＶＣｏ ２８に
非安定マルチバイブレータという類似度の高い回路を利
用していることとあいまって、更正開度を高めることが
できる、という利点がある。
ＰＬＬ回路３０の更正回路を共用している。こうするこ
とで、（イ）クロック再生装置全体の回路規模が小さく
なるとともに、（ロ）パルス幅補正器２２に単安定マル
チバイブレータ、Ｉ’ＬＬ回路３０内のＶＣｏ ２８に
非安定マルチバイブレータという類似度の高い回路を利
用していることとあいまって、更正開度を高めることが
できる、という利点がある。
第２図は第１図中に示した信号■〜■の波形を示す、本
図に示すとおり、■で示される信号がエツジ検出器２０
に入力される。このエツジ検出器２Ｇは、入力される信
号の立ち下がりで、振幅の中心を検出するように設計さ
れている。
図に示すとおり、■で示される信号がエツジ検出器２０
に入力される。このエツジ検出器２Ｇは、入力される信
号の立ち下がりで、振幅の中心を検出するように設計さ
れている。
エツジ検出器２０からの出力を第２図に信号■として示
す。
す。
第２図の■で示すパルスが入力され、且つ更正回路３２
により更正されたパルス幅補正器２２は、信号■の１ビ
ット区間における％の幅のパルスを出力する。このパル
ス幅補正器２２からの出力を第２図に信号■として示す
。
により更正されたパルス幅補正器２２は、信号■の１ビ
ット区間における％の幅のパルスを出力する。このパル
ス幅補正器２２からの出力を第２図に信号■として示す
。
第２図に示される信号■を人力されて、 ＰＬＬ回路３
０は■で示すクロック信号を再生することになる。第２
図は、信号■に対して再生クロック■が同期している状
態でのタイミングを示す、この時、ＰＬＬ回路３０は更
正回路３２の働きにより、その自走周波数が■で示す信
号のビットレートと同じ周波数（従って、第２図に示す
同期状態においては再生クロック■の周波数がＰＬＬ回
路の自走周波数）となるように更正されている。
０は■で示すクロック信号を再生することになる。第２
図は、信号■に対して再生クロック■が同期している状
態でのタイミングを示す、この時、ＰＬＬ回路３０は更
正回路３２の働きにより、その自走周波数が■で示す信
号のビットレートと同じ周波数（従って、第２図に示す
同期状態においては再生クロック■の周波数がＰＬＬ回
路の自走周波数）となるように更正されている。
本実施例において、更正回路３２は第２図に示される信
号の及びＰＬＬ回路内に含まれるループフィルタからの
出力信号の両者を入力して、ＰＬＬ回路３０の自走周波
数を■で示す入力信号のビットレートと同一の周波数に
、パルス幅補正器２２の出力するパルスの幅を■で示す
入力信号の１ビット区間の局に更正するように動作して
いる。
号の及びＰＬＬ回路内に含まれるループフィルタからの
出力信号の両者を入力して、ＰＬＬ回路３０の自走周波
数を■で示す入力信号のビットレートと同一の周波数に
、パルス幅補正器２２の出力するパルスの幅を■で示す
入力信号の１ビット区間の局に更正するように動作して
いる。
蕊Ａ■ユ
第３図は、本発明を適用した第２の実施例を示す０本実
施例は第１図に示した実施例と基本的には同じであるが
、本クロック再生装置が用いられる符号復号器（図示せ
ず）内に受信すべき信号のビットレートと同一周波数の
基準クロックが存在している場合を前提としている。す
なわち、更正回路３２には基準クロックが入力されてお
り、ＶＣ０２Ｂの発振周波数（ＰＬＬの自走周波数）が
基準クロックの周波数と一致するように、またパルス幅
補正器がレベル検出器からの出力を受けて出力するパル
スの幅が１ビット区間の％になるように、更正を行うも
のである０本実施例によりば、第１の実施例（第１図参
照）に比べて、更正回路をより簡易に構成することがで
きる。
施例は第１図に示した実施例と基本的には同じであるが
、本クロック再生装置が用いられる符号復号器（図示せ
ず）内に受信すべき信号のビットレートと同一周波数の
基準クロックが存在している場合を前提としている。す
なわち、更正回路３２には基準クロックが入力されてお
り、ＶＣ０２Ｂの発振周波数（ＰＬＬの自走周波数）が
基準クロックの周波数と一致するように、またパルス幅
補正器がレベル検出器からの出力を受けて出力するパル
スの幅が１ビット区間の％になるように、更正を行うも
のである０本実施例によりば、第１の実施例（第１図参
照）に比べて、更正回路をより簡易に構成することがで
きる。
夫ｉ■ユ
第４図は、本発明を適用した第３の実施例を示す０本実
施例では第１の実施例（第１図参照）と異なり、２つの
更正回路３２．４０を備えている。かかる構成を採るこ
とにより、第１の実施例（第１図参照）と比べて、 ■ＶＣ０２Ｂとは拘りのない回路構成でパルス幅補正器
２２を実現できるので、回路設計上の自由度が大となる
： ■更正回路が独立して存在するので、パルス幅補正器２
２とＶＣ（１２８を別個に調整することができる。すな
わち、クロック再生装置としての設計の自由度が大にな
る： といった利点が得られる。
施例では第１の実施例（第１図参照）と異なり、２つの
更正回路３２．４０を備えている。かかる構成を採るこ
とにより、第１の実施例（第１図参照）と比べて、 ■ＶＣ０２Ｂとは拘りのない回路構成でパルス幅補正器
２２を実現できるので、回路設計上の自由度が大となる
： ■更正回路が独立して存在するので、パルス幅補正器２
２とＶＣ（１２８を別個に調整することができる。すな
わち、クロック再生装置としての設計の自由度が大にな
る： といった利点が得られる。
（発明の効果）
以上の説明から明らかのように、本発明によれば、タイ
ミング再生装置を構成する素子の特性がばらついた場合
でも、再生クロックの精度安定性にすぐれたＰＬＬ方式
のクロック再生装置を実現することができる。
ミング再生装置を構成する素子の特性がばらついた場合
でも、再生クロックの精度安定性にすぐれたＰＬＬ方式
のクロック再生装置を実現することができる。
実施例を示すブロック図である。
２０・・・エツジ検出器、
２２・・・パルス幅補正器、
２４・・・位相比較器、
２６・・・ループフィルタ、
２８…ｖＣＯ１
３０・・・ＰＬＬ回路、
３２、４０・・・更正回路。
第１図辻本発明の一実施例を示すブロック図、
Claims (1)
- 【特許請求の範囲】 １）外部から入力された信号のレベル変化を検出するレ
ベル検出器と、前記レベル検出器から出力された信号を
導入して該信号を一定幅のパルスに整形して出力するパ
ルス幅補正器を有し、前記パルス幅補正器からの出力信
号をＰＬＬ回路内に含まれる位相比較器の入力信号とす
るクロック再生装置において、 前記パルス幅補正器が前記レベル検出器からの出力を受
けて生成するパルスの幅を前記ＰＬＬ回路が動作するの
に最適な幅に近づけるような第１の更正回路と、前記Ｐ
ＬＬ回路の自走周波数をクロック再生の為に最適な周波
数に近づけるような第２の更正回路を有することを特徴
とするクロック再生装置。 ２）前記第１および第２の更正回路を一体的に構成する
ことにより、前記パルス幅補正器と前記ＰＬＬ回路が同
一の更正回路を共用することを特徴とする請求項第１項
記載のクロック再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159297A JPH0211036A (ja) | 1988-06-29 | 1988-06-29 | クロック再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159297A JPH0211036A (ja) | 1988-06-29 | 1988-06-29 | クロック再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0211036A true JPH0211036A (ja) | 1990-01-16 |
Family
ID=15690718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63159297A Pending JPH0211036A (ja) | 1988-06-29 | 1988-06-29 | クロック再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0211036A (ja) |
-
1988
- 1988-06-29 JP JP63159297A patent/JPH0211036A/ja active Pending
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