JPH0267034A - ビット同期回路 - Google Patents
ビット同期回路Info
- Publication number
- JPH0267034A JPH0267034A JP63219074A JP21907488A JPH0267034A JP H0267034 A JPH0267034 A JP H0267034A JP 63219074 A JP63219074 A JP 63219074A JP 21907488 A JP21907488 A JP 21907488A JP H0267034 A JPH0267034 A JP H0267034A
- Authority
- JP
- Japan
- Prior art keywords
- frequency divider
- variable frequency
- signal
- synchronization circuit
- bit synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＴＤＭＡ （Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ
ＭｕｌｔｉｐｌｅＡｃｃｅｓｓ ）ディジタル通信等に
利用するピッ）ｔ−期回路に関する。
ＭｕｌｔｉｐｌｅＡｃｃｅｓｓ ）ディジタル通信等に
利用するピッ）ｔ−期回路に関する。
従来の技術
同
従来、この種のビット嚇期回路は、第２図に示すように
、発振器３の出力信号を可変分周器６により分周して再
生クロックを得るとともに、この再生クロックと端子１
から入力するＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ−１ｏ−Ｚ
ｅｒｏ ）信号との位相差を位相比較器２により得、制
御器４がこの位相差が少なくなるように可変分周器５の
分周比を制御し、再生クロックの同期をとるように構成
されている。
、発振器３の出力信号を可変分周器６により分周して再
生クロックを得るとともに、この再生クロックと端子１
から入力するＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ−１ｏ−Ｚ
ｅｒｏ ）信号との位相差を位相比較器２により得、制
御器４がこの位相差が少なくなるように可変分周器５の
分周比を制御し、再生クロックの同期をとるように構成
されている。
すなわち、この種のビット同期回路は、ディジタルＰ
Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ）回
路により構成されている。
Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ）回
路により構成されている。
発明が解決しようとする課題
しかしながら、上記従来のビット同期回路では、ＮＲＺ
信号と再生クロックの初期位相差が一様でないので、再
生クロックの同期を確立する時間が一様とならず、した
がって、初期位相差が大きい場合には同期の確立に要す
る時間が長くなり、高速の同期確立が要求されるＴＤＭ
Ａ通信に適用することができないという問題点がある。
信号と再生クロックの初期位相差が一様でないので、再
生クロックの同期を確立する時間が一様とならず、した
がって、初期位相差が大きい場合には同期の確立に要す
る時間が長くなり、高速の同期確立が要求されるＴＤＭ
Ａ通信に適用することができないという問題点がある。
本発明は上記従来の問題点に鑑み、同期の確立に要する
時間を短縮することができるビット同期回路を提供する
ことを目的とする。
時間を短縮することができるビット同期回路を提供する
ことを目的とする。
課題を解決するための手段
本発明は上記目的を達成するために、ＮＲ，Ｚ信号の７
タートパルスを検出して可変分周器をリセットするよう
にしたものである。
タートパルスを検出して可変分周器をリセットするよう
にしたものである。
作用
本発明は上記構成により、可変分周器が出力する再生ク
ロックとＮＲ，Ｚ信号の初期位相差が小さくなるので、
同期の確立に要する時間を短縮することができる。
ロックとＮＲ，Ｚ信号の初期位相差が小さくなるので、
同期の確立に要する時間を短縮することができる。
実施例
以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るビット同期回路の一実施例を示すブロ
ック図であり、第２図に示す構成部材と同一のものには
同一の参照符号な付す。
は、本発明に係るビット同期回路の一実施例を示すブロ
ック図であり、第２図に示す構成部材と同一のものには
同一の参照符号な付す。
第１図において、１は、ＮＲＺ信号が入力する端子、２
は、端子１からのＮ几Ｚ信号と後述する可変分周器６か
らの再生クロックの位相差信号を出力する位相比較器、
３は、基準周波数の信号を発生する発振器、５は、発振
器３からの信号を可変で分周して再生クロックを発生し
、端子６に出力する可変分周器、４は、位相比較器２か
らの位相差信号が縮小するように可変分周器５の分周比
を制御する制御器、７は、端子１からのＮＲＺ信号のス
タートパルスを検出して可変分周器６をリセットするス
タートパルス検出器である。
は、端子１からのＮ几Ｚ信号と後述する可変分周器６か
らの再生クロックの位相差信号を出力する位相比較器、
３は、基準周波数の信号を発生する発振器、５は、発振
器３からの信号を可変で分周して再生クロックを発生し
、端子６に出力する可変分周器、４は、位相比較器２か
らの位相差信号が縮小するように可変分周器５の分周比
を制御する制御器、７は、端子１からのＮＲＺ信号のス
タートパルスを検出して可変分周器６をリセットするス
タートパルス検出器である。
次に、上記実施例の動作を説明する。
第１図において、可変分周器６は、発振器３の出力信号
を分周して再生クロックを出力するが、スタートパルス
検出器７は、端子１からのＮＲＺ信号のスタートパルス
を検出すると可変分周器５をリセットし、したがって、
可変分周器５は、リセットされた後発振器３の出力信号
の分局を開始して再生クロックを出力する。
を分周して再生クロックを出力するが、スタートパルス
検出器７は、端子１からのＮＲＺ信号のスタートパルス
を検出すると可変分周器５をリセットし、したがって、
可変分周器５は、リセットされた後発振器３の出力信号
の分局を開始して再生クロックを出力する。
位相比較器２は、この再生クロックと端子１から入力す
るＮＲＺ信号の位相差信号を出力し、制御器４がこの位
相差が少なくなるように可変分周器６の分局比を制御し
、再生クロックの同期をとる。
るＮＲＺ信号の位相差信号を出力し、制御器４がこの位
相差が少なくなるように可変分周器６の分局比を制御し
、再生クロックの同期をとる。
したがって、位相比較器２が比較する再生クロックとＮ
几Ｚ信号の初期位相差が微小であるので、同期の確立に
要する時間を短縮することができろ。
几Ｚ信号の初期位相差が微小であるので、同期の確立に
要する時間を短縮することができろ。
発明の詳細
な説明したように、本発明は、ＮＲＺ信号のスタートパ
ルスを検出して可変分周器をリセットするようにしたの
で、可変分周器が出力する再生クロックとＮ几Ｚ信号の
初期位相差が小さくなり、したがって、同期の確立に要
する時間を短縮することができる。
ルスを検出して可変分周器をリセットするようにしたの
で、可変分周器が出力する再生クロックとＮ几Ｚ信号の
初期位相差が小さくなり、したがって、同期の確立に要
する時間を短縮することができる。
第１図は、本発明に係るビット同期回路の一実施例を示
すブロック図、第２図は、従来のビット同期回路を示す
ブロック図である。 ２・・・位相比較器、３・・・発振器、４・・・制御器
、６・・・可変分周器、７・・・スタートパルス検出器
。
すブロック図、第２図は、従来のビット同期回路を示す
ブロック図である。 ２・・・位相比較器、３・・・発振器、４・・・制御器
、６・・・可変分周器、７・・・スタートパルス検出器
。
Claims (1)
- 基準周波数を可変で分周して再生クロックを発生する可
変分周器と、ＮＲＺ信号と前記可変分周器からの再生ク
ロックの位相差を比較し、この位相差が小さくなるよう
に前記可変分周器の分周比を制御する手段と、ＮＲＺ信
号のスタートパルスを検出して前記可変分周器をリセッ
トする手段とを有するビット同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63219074A JPH0267034A (ja) | 1988-09-01 | 1988-09-01 | ビット同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63219074A JPH0267034A (ja) | 1988-09-01 | 1988-09-01 | ビット同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267034A true JPH0267034A (ja) | 1990-03-07 |
Family
ID=16729854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63219074A Pending JPH0267034A (ja) | 1988-09-01 | 1988-09-01 | ビット同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267034A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541703A (ja) * | 1991-08-05 | 1993-02-19 | Matsushita Electric Ind Co Ltd | クロツク再生回路 |
| JPH07162403A (ja) * | 1993-12-13 | 1995-06-23 | Nec Eng Ltd | 位相同期ループ回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51112213A (en) * | 1975-03-28 | 1976-10-04 | Hitachi Ltd | Signal demodulation method of mobile radio equipment |
| JPS5535545A (en) * | 1978-09-04 | 1980-03-12 | Nec Corp | Digital phase synchronous circuit |
| JPS63158934A (ja) * | 1986-12-23 | 1988-07-01 | Nitsuko Corp | スタ−トビツト検出回路 |
-
1988
- 1988-09-01 JP JP63219074A patent/JPH0267034A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51112213A (en) * | 1975-03-28 | 1976-10-04 | Hitachi Ltd | Signal demodulation method of mobile radio equipment |
| JPS5535545A (en) * | 1978-09-04 | 1980-03-12 | Nec Corp | Digital phase synchronous circuit |
| JPS63158934A (ja) * | 1986-12-23 | 1988-07-01 | Nitsuko Corp | スタ−トビツト検出回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541703A (ja) * | 1991-08-05 | 1993-02-19 | Matsushita Electric Ind Co Ltd | クロツク再生回路 |
| JPH07162403A (ja) * | 1993-12-13 | 1995-06-23 | Nec Eng Ltd | 位相同期ループ回路 |
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