JPH02110631A - マイクロプログラム制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は命令の解読機能を兼ね備えたマイクロプログラ
ム記憶装置を有するマイクロプログラム制御方法に関す
るものである。

〔従来の技術〕

第１図には従来から一般に用いられているマイクロプロ
グラム制御装置の構成が示され、命令しラスタ１１．命
令デコーダ】−２，アドレヌ選択回路１３．マイクロプ
ログラムアドレスレジスタ１４、マイクロプログラム記
憶装置１５．マイクロ命令レジスタ１６及びマイタロ命
令デコーダ１７からなる。命令読み出しのマイクロルー
チンでは主記憶装置から命令の一語を読み出して命令レ
ジスタ１１に記憶する。命令デコーダ１２は、命令レジ
スタ１１の内容を解読してその命令コートに対応するマ
イクロルーチンの初期アドレスを生成する。命令デコー
ダ１２によって生成された初期アドレスはアドレス選択
回路１３を介してマイクロプログラムアドレスレジスタ
１４に記憶され、そのアドレスに対応するマイクロ命令
の一語がマイクロプログラム記憶装置１５から読み出さ
れる。読み出されたマイクロ命令の演算制御部（コード
）はマイクロ命令レジスタ１６に記憶され、マイクロ命
令のアドレス制御部（コード）はアドレス選択回路１３
に戻される。マイクロ命令レジスタ１６の内容はマイク
ロ命令デコーダ１７によって解読され各種制御信号が発
生される。

方、アドレス選択回路１３に戻されたアドレス制御部の
内容はマイクロプログラムアドレスレジスタ１４に転送
され、順次マイクロ命令が読み出されて実行される。

マイクロプログラム制御方式では制御の内容はすべてマ
イクロプログラム記憶装置に記憶されて、＼るため記憶
装置の内容を書き替えるだけで異なる処理が可能になる
が、第１図の方式では異なる命令体系に対する処理を実
現するためには命令デコーダ１７の内容も変更する必要
が生じる。ところが命令デコーダは通常命令体系に依存
した構成となるため、まったく異なる命令体系を実現す
るためには十分大きなデコード回路を用意するか、ある
いは面倒な回路構成の変更を余義なくさせられる。すな
わち第１図の方式では、命令デコーダの構成がマイクロ
プログラム制御装置の汎用性を左右する大きな問題点と
なっていた。

第２図は、第１図の構成のマイクロプログラム制御装置
のタイミングチャートを示したもので、命令レジスタ１
１の出力１ａ、命令デコーダ１２の出力１ｂ、マイクロ
プログラムアドレスレジスタ１４の出力Ｌｃ、マイクロ
プログラム記憶装置１５の出力１ｄ及びマイクロ命令レ
ジスタ１６の出力１ｅが、基本クロックと並置する形で
示されている。図で斜線部は回路の遅延時間のために信
号が確定していない期間を示している。命令レジスタ１
１の出力１ａが確定してから命令デコーダ１２の出力１
ｂが確定するまでの時間、換言すれば、命令を解読して
初期アドレスを発生するまでに要する時間は、命令デコ
ーダの構成方式や大きさによっても異なるが記憶装置の
アクセスに要する時間にほぼ匹敵するものであって、第
２図では、マイクロプログラム記憶装置の読み出しを開
始するまでに１マイクロサイクルの待ち時間が必要とな
ることを示している。したがって第１図の方式では、命
令デコーダの構成が処理装置の高速性にも大きな影響を
与える問題となっていた。

第３図はマツピング方式として知られているものを示し
ており、命令体系の部用な計算機に用いられている。こ
の方式は固定的なビットバタン発生回路３１を有し、ビ
ットバタン発生回路３］の出力と命令レジスタ１１の内
容を連結したものをマイクロルーチンの初期アドレスと
するもので、命令デコーダを用いない簡単な方式である
。第４図は第３図の方式でのタイミングチャートを示し
たもので、命令レジスタ１１の出力３ａとマイクロプロ
グラムアドレスレジスタ１４の出力３ｂの関係が示され
ている。この方式の特徴は、命令デコーダを用いないた
めマイクロルーチンの初期アドレス発生までの時間を短
かくできることで、第４図に示されるように命令レジス
タ１１の出力３ａが確定してからマイクロプログラムア
ドレスレジスタ４の出力３ｂが確定するまでの時間は第
１図の方式よりも１マイクロサイクル短くなる。

しかしながら、このマツピング方式では、命令コードに
対する分岐先が固定化されるため命令コードが２語以上
になるような複雑な命令体系には用いることができず一
般的な方法ではない。また、複数個の命令コードが共通
処理を含むような場合にも分岐先が異なるためにマイク
ロプロゲラ！１記憶装置の容量が増大し実用的な方法で
はない。

〔発明が解決しようとする課題〕

命令デコーダを用いる従来のマイクロプログラム制御方
式では、命令を解読して初期アドレスを発生する時間が
必要なため処理速度が遅くなるという問題がある。また
、命令レジスタとマイクロプログラム記憶装置の間に命
令デコーダを設けるため、制御構造が複雑になる。特に
、命令コードが２語以上になるような複雑な命令体系を
処理するためには、命令デコーダも、十分な大きさと複
雑な構造が要求されるという問題があった。

一方、従来技術のマツピング方式では、命令デコーダを
用いないため高速にできるが、命令コードが２語以上に
なるような複雑な命令体系には適用できないという問題
がある。

本発明の目的は、命令コードが２語以上になるような複
雑な命令体系に対しても適用可能で、高速かつ柔軟な汎
用性を有するマイクロプログラム制御方法を実現するこ
とである。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、マイクロプログ
ラム記憶装置を複数語から成るページに分割し、マイク
ロプログラムによって制御可能なページ指定レジスタと
、命令レジスタの内容を直接取り込むことのできるペー
ジ内のアドレス指定レジスタを有し、複数のページを命
令のデコード領域として使用することを可能にしたもの
である。

〔作用〕

命令コードの第１語目をアドレス指定レジスタに取り込
み第１のデコードページに分岐した後、第１の命令語が
拡張命令を定義する特定のコードの場合には、続く命令
コードの第２語目を読み出し、第２のデコードページを
指定して命令コードの第２語目をアドレス指定レジスタ
に取り込み再びデコード分岐する。

〔実施例〕

第５図には本発明の一実施例にかかるマイクロプログラ
ム制御装置の構成が示されており、命令が入力される命
令レジスタ１１．アドレス選択回路１３．アドレス指定
レジスタ１４．ページ指定レジスタ５１．マイクロプロ
グラム記憶装置１５゜マイクロ命令レジスタ１６及びマ
イクロ命令デコーダ１７からなる。ここでページレジス
タ５１は本発明に係るものである。図示しない主記憶装
置から読み出された命令レジスタ１１の内容は図示しな
い制御信号によってアドレス選択回路１３を介してアド
レス指定レジスタ１４に記憶される。

ページ指定レジスタ５１の内容はマイクロプログラムに
よって制御される。ページ指定レジスタ５１とアドレス
指定レジスタ１４の内容を連結したものでマイクロプロ
グラム記憶装置のアドレスを指定するものとして用い、
マイクロプログラム記憶装置１５からマイクロ命令の１
語を読み出す。

読み出されたマイクロ命令の演算制御部はマイクロ命令
レジスタ１６に記憶され、ページ制御部はページ指定レ
ジスタ５１に、アドレス制御部はアドレス選択回路１３
に戻される。マイクロ命令レジスタ１６の内容はマイク
ロ命令デコーダ１７で解読されて各種制御信号を供給す
る。図示しない制御信号によって命令レジスタ１１の内
容は選択されずに、アドレス選択回路１３に戻されたマ
イクロ命令のアドレス制御部が選択されてアドレス指定
レジスタ１４に記憶され、ページ指定レジスタ５１の内
容とアドレス指定レジスタ１４の内容を連結したもので
マイクロプログラム記憶装置からマイクロ命令が読み出
される。このようにして一連のマイクロ命令が順次実行
される。マイクロプログラム記憶装置１５のアドレス空
間は複数ビットからなるページ制御部が共通する複数語
のマイクロ命令を単位とする各ページ領域に分類される
。マイクロプログラム記憶装置１５のあるページ領域は
命令レジスタ１１の内容によって分岐する各マイクロル
ーチンの先頭のマイクロ命令を記憶する領域として割り
当てられており、任意の分岐が可能となる。さらにペー
ジ指定レジスタ５１の内容を制御することで、同一の命
令コードに対して複数の分岐方法が可能であり複雑な命
令体系にも対応できる。また、命令デコーダを置かない
ので異なる命令体系への対応もマイクロプログラム記憶
装置１５の内容を変更するだけで可能であり十分な汎用
性を維持する。

更に、命令コードが２語以上になるような複雑な拡張命
令などに対しても適用可能である。

第６図は、第５図の方式におけるタイミングチャートを
示したもので、命令レジスタ１１の出力５ａ及び、ペー
ジ指定レジスタ５１とアドレス指定レジスタ１４の出力
５ｂが基本クロックと併記されている。本発明の方式で
は、命令レジスタ１１の直後に命令デコーダを置かず、
命令レジスタ１１の内容を直接アドレス指定レジスタ１
４にセットするので、第３図に示す従来のマツピング方
式と同様にマイクロルーチンの初期アドレス発生までの
時間を短くできる。第６図は、本方式のタイミング構成
が第４図に示す従来のマツピング方式と同様になること
を示しており、本方式はタイミングの設計が容易で高速
化に適した処理方式次に、第５図に示した処理方式を用
いての具体的な処理手順の例を説明する。まず対象とし
ている命令体系であるが、命令コードは８ビツトで表現
され上位の３ビツトがアドレッシングモードを規定し下
位５ビツトが実行処理内容を規定している。各命令はそ
の処理手順の違いから次の２種に大別される。

（Ａ）処理対象となるオペランドがレジスタであるか、
あるいはオペランドを必要としない命令で、アキュムレ
ータの操作命令やサブルーチンからのリターン命令など
がある。命令コードの上位３ビツトがＯＯｏのものはこ
の型の命令で、命令読み出しルーチン終了後直接各命令
コートに対応する処理ルーチンに分岐して処理される。

（Ｂ）メモリをオペランドとするもので、メモリからア
キュムレータへのロード命令、アキュムレータとメモリ
間の演算命令、ジャンプ命令などがある。この型の命令
は命令コードの上位３ビツトが００１〜１１１のもので
、上位３ビツトはオペランドアドレスの計算モードを規
定しており下位５ビツトが実行処理内容を規定している
。アドレッシングモードとしては、直接アドレッシング
、間接アドレッシング、相対アドレッシングなどがある
。この型の命令では、命令読み出しルーチンの終了後各
アドレス計算ルーチンに分岐し、アドレス計算の終了後
各命令に対応する実行ルーチンに分岐する。

上記命令を処理するために、第５図の命令レジスタ１１
．アドレス指定レジスタ１４．ページ指定レジスタ５１
としては、それぞれ、８ビツト。

８ビツト、２ビツトのものが用いられ、マイクロプログ
ラム記憶装置１５のアドレスの各ページには次の各機能
が割り当てられている。

（１）　（００）、（０１）ページ 作業領域として用いられ、命令読み出しルーチン及び各
処理ルーチンの２語目以下が格納される。

（２）　（１０）ページ 命令コードの第１回目のデコード領域として割り当てら
れ、（Ａ）型命令の各ルーチンの第１語目及び（Ｂ）型
命令の各アドレス計算ルーチンの第１語目が格納される
。

（３）　（１１）ページ （Ｂ）型命令の第２回目のデコード領域で、各実行処理
ルーチンの第１語目が格納される。命令読み出しのマイ
クロルーチンでは、主記憶装置から命令の１語を読み出
して命令レジスタ１１に記憶する。読み出しルーチンを
終了すると、ページ指定レジスタ５１には（１０）がア
ドレス指定レジスタ１４には命令レジスタ１１の内容が
セットされて、（１０）ページの命令コードに対応する
アドレスに分岐する。（Ａ）型命令の場合、（１０）ペ
ージの対応するアドレスから始まるマイクロルーチンは
各命令に対応する実行処理ルーチンとなっており、各実
行処理を終了して命令読み出しルーチンに戻る。（Ｂ）
型命令の場合は（１０）ページの対応するアドレスから
アドレス計算ルーチンが始まる。アドレス計算ルーチン
を終了すると、ページ指定レジスタ５１には（１１）が
、アドレス指定レジスタ１４には再び命令レジスタ１１
の同じ内容がセットされ、ページ指定レジスタ５１によ
って指定された（１１）ページの対応するアドレスに分
岐する。（１１）ぺ一ジを第１語口とする各ルーチンは
各命令に対する実行処理ルーチンとなっており、実行処
理を終えると命令読み出しルーチンに戻る。ここで。

（Ｂ）型命令のアドレス計算及び実行処理は複数の命令
コードの共通する処理であるから、（１０）ページ及び
（１１）ページに分岐する際複数のアドレス（命令コー
ド）のマイクロ命令が同一の内容となる。本実施例の方
式ではこのような場合にマイクロ命令が同一となる複数
のアドレス（命令コード）に対してマイクロプログラム
記憶装置１５の１語を割り当てるように樋成し、実質的
なマイクロプログラム記憶装置１５の容量の節減を図っ
ている。第７図はこれを説明するために掲げたものでマ
イクロプログラム記憶装置１５の構成を示している。図
でｘ印はデコードしない部分を示す。マイクロプログラ
ム記憶装置１５はアドレス入力をデコードして記憶装置
の１語を指す信号を出力するＡＮＤ回路７１と、ＡＮＤ
回路７１の出力によって駆動され記憶装置の１語の内容
を出力するＯＲ回路７２からなる。尚、本実施例ではア
ドレスとして命令コードをそのまま入力している。従来
−般の記憶装置のＡＮＤ回路７１はアドレス入力を完全
にデコードして１つのアドレス（命令コード）に記憶装
置の１語を割り当てるのが通例であるが、本発明の方式
ではＡＮＤ回路７１でのアドレスデコードを場合に応じ
て部分的なものとする方法が効果的となる。すなわち、
（［３）型命令で（ｌＯ）ページの各アドレッシングル
ーチンに分岐する際にはアドレス（命令コード）の上位
２ビツトのページ指定部とそれに続く３ビツトをデコー
ドしアドレス（命令コード）の下位５ビツトをデコード
しないように構成して、下位５ビツトは異なるがアドレ
ス（命令コード）の上位２ビツトのページ指定部とそれ
に続く命令レジスタ１１からの上位３ビツトは共通であ
る複数のアドレス（命令コード）に対して記憶装置のた
だ１語を割り当てることができ、　（１１）ページでは
アドレスの（命令コード）の上位２ビツトのページ指定
部と下位の５ビツトだけをデコードし、命令レジスタ１
１からの上位３ビツトはデコードしないようにＡＮＤ回
路７１を構成すればよい。このような方法は特にマイク
ロプログラム記憶装置として読み出し専用メモリを用い
る場合に、アドレスデコーダの内容と記憶装置の内容を
同時設計することでより効果的なものとなる。

尚、第７図等の説明においては、（Ａ）型命令。

（Ｂ）型命令のような命令コードが１語の例しか記載し
ていないが、拡張命令のような命令コードが２語にまた
がる命令に対しても適用できる。つまり、命令コードの
第１語口をアドレス指定レジスタ１４に取込み第１のデ
コードページに分岐した後、続く命令コードの第２語口
を読み出し、第２のデコードページを指定して再びデコ
ード分岐するように構成すればよい。

第８図は本発明の他の実施例を示すもので、第５図と異
なるのは補助ページ指定レジスタ８１゜補助命令レジス
タ８２及びページ選択回路８３を有している点であり、
さらに複雑な命令体系を効率良く処理できる構成となっ
ている。以下に各構成要素とその機能を列挙する。

（１）補助ページレジスタ８１ ４ビツト。ページ指定レジスタ５１にセットするデータ
を保持する。マイクロプログラムであらかじめ任意の内
容をセットしておくことができる。

（２）命令レジスタ１１ ８ビツト。主記憶から読み出された命令の１語を保持す
る。

（３）補助命令レジスタ８２ ８ビツト。命令レジスタ１１と同様の機能を持つ。命令
レジスタを２個持つことでがなり複雑な命令体系にも対
応できる構造となっている。

このレジスタは付加的な機能として、マイクロ命令によ
って任意のビットのセット、リセットが可能な構成とな
っている。この効果は後に説明する。

（４）ページ選択回路８３ ページ指定レジスタ５１にセットするデータを、補助ペ
ージ指定レジスタの内容とするか記憶装置から読み出さ
れたマイクロ命令のページ制御部とするかを選択する回
路で、マイクロ命令からの選択信号で動作する。

（５）アドレス選択回路１３ アドレスレジスタにセットすべきデータを（ｉ）命令レ
ジスタ１１の出力、（ｉｉ）補助命令レジスタの出力、
（ｉｉｉ）マイクロ命令のアドレス制御部、のいずれに
するかを選択する回路で、マイクロ命令からの制御信号
を受けて動作する。

（６）ページレジスタ５１ ４ビツト。マイクロプログラム記憶装置の１２ビツトア
ドレスの上位４ビツトを管理する。

（７）アドレスレジスタ１４ ８ビツト。記憶装置アドレスの下位８ビツトを管理する
。

（８）ＡＮＤ回路７１ １２ビツト×（記憶語数）。アドレスをデコードして記
憶装置の１語を指す。アドレス空間はアドレスの上位４
ビツトが共通する領域（ページ）ごとに分類される。ア
ドレスデコードは可能な限り部分デコードすることによ
り記憶装置語数の減少を図っている。

（９）ＯＲ回路７２ （記憶語数）×３２ビット。マイクロプログラムを格納
する。読み出し専用メモリである。

（１０）マイクロ命令レジスタ１６ マイクロプログラム記憶装置から読み出されたマイクロ
命令の演算制御部を保持する。

（１１）マイクロデコーダ１７ マイクロ命令レジスタ１６の内容をデコードし、他の演
算回路やゲート回路に必要な制御信号を発生する。

次に、対象とする命令体系を説明する。命令はその処理
方式の違いから次の５種に大別される。

（Ａ）命令コードに対応する実行ルーチンに直接分岐す
るもの。

（８）オペランドアドレスの計算を行なった後、対応す
る実行ルーチンに分岐するもの。ここでアドレッシング
モードは複数種類あって、命令コードレこ続く次の１語
がアドレッシングモードを規定している。

（Ｃ）第１語目の命令コードがある特定の値のときは、
さらに第１語に続く第２語目が新たな命令を規定してお
りその命令に対応する実行ルーチンに分岐するもの。

（Ｄ）　（Ｃ）の型の場合でオペランドアドレスの計算
を必要とするもの。ここでアドレッシングモードは（Ｂ
）の型と同一である。

（Ｅ）命令コードに続く第２語目の各ビットが対応する
処理の許可フラグとなっているもの。

以上の５種の命令に対する処理の流れを図示したものが
第９図である。上記の命令を実行するために、マイクロ
プログラム記憶装置のアドレス空間は次のような機能が
割り当てられている。

（１）　（００００）、（０００１）ページ作業領域と
して用いられる。

（２）　（００１０）ページ 命令コードの第１語目のデコード領域。

（３）　（００１１）ページ （Ｂ）型命令において、アドレス計算後実行ルーチンに
分岐するためのデコード領域。

（４）　（０１００）ページ （Ｃ）及び（Ｄ）型命令の第２番目の命令コートのデコ
ード領域。

（５）　（０１０１）ページ （Ｄ）型命令において、アドレス計算後実行ルーチンに
分岐するためのデコード領域。

（６）　（０１１０）ページ （Ｅ）型命令の実行ルーチン用のデコード領域。

（７）　（０１１１）ページ アドレス計算用のデコード領域。

（１０００）〜（１１１１）ページは未定義の予備領域
であって、上記の命令体系では用いない。

次に、第８図及び第９図を用いて処理の流れを説明する
。

命令読み出しのマイクロルーチンでは、主記憶から命令
の１語を読み出して命令レジスタ１１に記憶する。読み
出しルーチンを終了すると、ページレジスタ５１には（
００１０）が、アドレス指定レジスタ１４には命令レジ
スタ１１の内容がセットされ、（００１０）ページのい
ずれかに分岐する。（Ａ）型の命令では、（ｏｏｔｏ）
ページが実行ルーチンの先頭領域となっており、（００
１０）ページの対応するアドレスには実行ルーチンの第
１語目のマイクロ命令が格納されている。各ルーチンの
第２語口以下のマイクロ命令は作業領域に格納される。

（Ｂ）型の命令では実行ルーチンに先立ってアドレス計
算が行なわれる。ここで、アドレス計算ルーチンは（Ｂ
）型及び（Ｄ）型命令に共通するものであるが、アドレ
ス計算後の分岐先が異なる。これを効率良く処理する手
段として補助ページ指定レジスタ８１が利用される。ま
たアドレス計算は、命令コードに続く次の１語の内容に
よってその処理が異なるが、命令レジスタ１１の内容は
次の実行ルーチンに分岐する際の情報を含むものである
から保存しておく必要がある。このためアドレス計算に
は補助命令レジスタ８２を用いる。したがって。

（００１０）ページでの（Ｂ）型命令の処理は、命令コ
ードに続く次の１語を主記憶から読み出して補助命令レ
ジスタ８２にセットし、補助ページ指定レジスタ８１に
アドレス計算後の分岐先ページ（００１１）をセットす
ることである。その後、補助命令レジスタの内容をアド
レスレジスタにセットしく０１１１．）ページの各アド
レッシングモードに対応するアドレス計算ルーチンへ分
岐する。アドレス計算ルーチンを終了すると補助ページ
指定レジスタ８１の内容がページレジスタ５１に、命令
レジスタ１１の内容がアドレスレジスタ１４にセットさ
れる結果、（Ｂ）型命令では（００１１）ページの、（
Ｄ）型命令では（０１０１，）ページの各実行ルーチン
に分岐する。

（Ｃ）型、（Ｄ）型命令は、第２番目の命令コートによ
って分岐する必要があるので、（００１０）ページで（
Ｃ）型あるいは（Ｄ）型命令であることが解読されると
、ここでの処理は命令コードに続く第２語目を主記憶か
ら読み出して命令レジスタ１１にセットすることである
。その後命令レジスタ１１の内容をアドレス指定レジス
タ１４にセットして（０１００）ページに分岐する。（
Ｃ）型命令の場合は（０１００）ページが各実行ルーチ
ンの先頭領域となっている。（Ｄ）型命令の場合は、さ
らに続く次の１語を主記憶から読み出して補助命令レジ
スタ８２にセットし、補助ページ指定レジスタ８１にア
ドレス計算後の分岐先ページ（０１０１）をセットして
、その後補助命令レジスタ８２の内容をアドレス指定レ
ジスタ１４にセットしく０１１１）ページの各アドレス
計算ルーチンに分岐する。（Ｅ）型命令の処理は命令コ
ードに続く第２語目の各ビットに対してマイクロ命令の
条件ジャンプを用いる方法もあるが、マイクロルーチン
が長くなり処理速度が遅くなるという不利益をもたらす
。この問題を解決するものとして補助命令レジスタ８２
のビット単位のセット、リセット機能を用いる。（００
１０）ページでの（Ｂ）型命令の処理は、命令コードに
続く第２語目を主記憶から読み出して補助命令レジスタ
８２にセットすることである。その後、補助命令レジス
タ８２の内容をアドレス指定レジスタ１４にセットして
（０１１０）ページに分岐する。　（０１１０）ページ
は、第１０図に示す様に各ビットに優先順位を設けたビ
ット単位のデコードが行なわれ各ビットに対応する実行
ルーチンに分岐する。すべてのビットがＩｔ　Ｏ１１の
場合の処理は何もしないで命令読み出しルーチンに戻る
ことである。各ビットに対応する実行ルーチンでは、そ
のビットに対応する処理を行なった後、補助命令レジス
タ８２の対応するビットをリセットする。その後再び、
補助命令レジスタ８２の内容をアドレスレジスタ１４に
セットして（０１１０）ページに分岐する。このように
マイクロプログラムを構成しておけば補助命令レジスタ
８２のすべてのビットが“０″になるまで、すなわち４
１１　ＩＴのビットに対応する処理がすべて終了するま
で、順次優先順位の高いビットから処理される。したが
って（Ｅ）型命令のような特殊な命令に対しても本発明
を用いる結果、少ない記憶語数でかつ高速に処理できる
。

以上のように図示した実施例によれば、命令レジスタの
内容を命令デコーダを介さず直接アドレス指定レジスタ
にセットする方式とすることで高速比が図れ、マイクロ
命令によって制御できるページ指定レジスタを有するこ
とで複雑な命令体系にも対応でき、命令デコード機能が
記憶装置に集約されることから柔軟な汎用性を有する。

また、記憶装置のアドレスデコーダが完全なデコードを
行なわないことで複数のアドレスに対して記憶装置の１
語を対応させることができ、補助ページレジスタを有す
ることで共通ルーチンを複数個所で使用することができ
るため、記憶装置の容量を少なくすることができる。さ
らに、命令コードが２語以上にまたがる拡張命令のよう
に、第１語目に続く第２語目が新たな命令を規定してい
る場合でも、マイクロプログラムの記述だけで対応可能
となる。また、マイクロ命令によって補助命令レジスタ
の任意ビットのセット、リセットを可能とすることで、
命令コードに続く第２語目の各ビットが対応する処理の
許可フラグとなっているような特殊命令を少ない記憶語
数でかつ高速に処理できる。

〔発明の効果〕

以上詳細に説明したように、本発明によれば、命令デコ
ーダを用いない簡単な構造でありながら。

命令コードが２語以上にまたがる複雑な命令体系に対し
ても適用できるマイクロプログラム制御方法を実現する
ことができる。

【図面の簡単な説明】

第１図は従来のマイクロプログラム制御装置を示すブロ
ック図、第２図はそのタイムチャートを示す図、第３図
は従来のマツピング方式を示すブロック図、第４図はそ
のタイムチャートを示す図、第５図は本発明に係るマイ
クロプログラム制御装置を示すブロック図、第６図はそ
のタイムチャートを示す図、第７図及び第１０図は記憶
装置の構成を示す説明図、第８図は第５図の若干詳しい
ブロック図、第９図は処理の流れを示す説明図である。 １４・・アドレスレジスタ、５１・・・ページレジスタ
。 ７１・・・ＡＮＤ回路、８１・・・補助ページレジスタ
。 第１図 第３図 第２図 第４図 第 図 第 図 第 図 命令読出ルーチ／へ 第 図 第 図 第１０図

Claims (1)

1. 【特許請求の範囲】 １、第１の命令語と第１のページ指定情報とから第１の
   マイクロプログラムアドレスを生成してマイクロプログ
   ラムメモリをアクセスし、 該第１の命令語がある特定の値の場合には、第１の命令
   語に続く第２の命令語と第１のページ指定情報とは異な
   る第２のページ指定情報とから第２のマイクロプログラ
   ムアドレスを生成してマイクロプログラムメモリをアク
   セスすることを特徴とするマイクロプログラム制御方法
   。 ２、特許請求の範囲第１項記載において、命令語をマイ
   クロプログラムアドレスの一部に直接置数することによ
   りマイクロプログラムアドレスを生成することを特徴と
   するマイクロプログラム制御方法。 ３、マイクロプログラムを複数のページ領域に分割して
   記憶する第１の手段と、 上記第１の手段のページを指定する情報を記憶する第２
   の手段と、 命令語を直接取り込むことの可能なページ内のアドレス
   指定情報を記憶する第３の手段と、を具備し、 第１のページを指定して第１の命令語を前記第３の手段
   に取り込み、 第１の命令語がある特定の値の場合には続く第２の命令
   語を読み出し、前記第２のページとは異なる第２のペー
   ジを指定して第２の命令語を前記第３の手段に取り込む
   ようにしたことを特徴とするマイクロプログラム制御方
   法。