JPH03219329A - マイクロアドレス制御方式 - Google Patents
マイクロアドレス制御方式Info
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- JPH03219329A JPH03219329A JP1352390A JP1352390A JPH03219329A JP H03219329 A JPH03219329 A JP H03219329A JP 1352390 A JP1352390 A JP 1352390A JP 1352390 A JP1352390 A JP 1352390A JP H03219329 A JPH03219329 A JP H03219329A
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- JP
- Japan
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- address
- microprogram
- instruction
- microinstruction
- fixed area
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、アドレスフィールドをもたない分岐マイクロ
命令を扱うマイクロプロセッサに適用されるマイクロア
ドレス制御方式に関する。
命令を扱うマイクロプロセッサに適用されるマイクロア
ドレス制御方式に関する。
（従来の技術）
従来、アドレスフィールドをもたない分岐マイクロ命令
（μｍ０ＰＪ）を扱うマイクロプロセッサに於いては、
マイクロアドレスを制御するマイクロシーケンサに、上
記分岐マイクロ命令（μｍ０ＰＪ）のジャンプアドレス
を発生するジャンプアドレス発生用のメモリを設け、あ
る分岐マイクロ命令（μｍ０ＰＪ）を出すと、そのステ
ップで、ある処理を実行すると同時に、マイクロプログ
ラムをジャンプさせていた。このような機能をもつこと
によって柔軟性のあるプログラムを作成することができ
る。
（μｍ０ＰＪ）を扱うマイクロプロセッサに於いては、
マイクロアドレスを制御するマイクロシーケンサに、上
記分岐マイクロ命令（μｍ０ＰＪ）のジャンプアドレス
を発生するジャンプアドレス発生用のメモリを設け、あ
る分岐マイクロ命令（μｍ０ＰＪ）を出すと、そのステ
ップで、ある処理を実行すると同時に、マイクロプログ
ラムをジャンプさせていた。このような機能をもつこと
によって柔軟性のあるプログラムを作成することができ
る。
この際の従来のハードウェア構成例を第３図に示す。第
３図に於いて、Ｏｌはマイクロ命令（μｍ０ＰＪ）を出
すとカウントアツプ（＋１）するＯＰコードジャンプの
カウンタ（ＲＯＰＣ）である。０２はソフトウェアの命
令コードを記憶する命令レジスタ（ＲＯＰ）である。上
記カウンタＯ１の出力と命令レジスタ０２の出力は合成
されてアドレスＲＡＭＯ４の読出しアドレス（Ａ ＲＡ
Ｄ １１．−１）となる。０４は分岐マイクロ命令（
μ−〇ＰＪ）が出されたときのジャンプアドレスを記憶
しているアドレスＲＡＭ （ＡＲＡＭ）である。Ｏ５は
アドレスＲＡＭＯ４から発生（出力）されるアドレスで
あり、マイクロシーケンサ０６に入力される。Ｏ６はマ
イクロプログラムのアドレスを制御するマイクロシーケ
ンサ（ＭＳＥＱ）である。Ｏ７はマイクロシーケンサ０
６から出力されるマイクロアドレス（Ｍ Ａ Ｄ １５
−０）であり、マイクロプログラム（ファームウェア）
を記憶しているマイクロプログラムＲＡＭ （ＭＲＡＭ
）Ｏ８をアドレッシングする。マイクロプログラムＲＡ
Ｍ０Ｂから出力されたマイクロプログラムアドレスは一
旦レジスタ（ＲＤ Ｒ６３−０） ０９ニラツチされ、
バスＯＬＤを通してＣＰＵ内部の各種ハードウェア制御
に使用される。その一部はマイクロデコーダ（ＭＤ Ｅ
Ｃ）ＯＩＬに入力され、次のマイクロプログラムアド
レスの制御に使用される。即ちマイクロデコーダ０１１
の出力はマイクロシーケンサ０６の入力となる。
３図に於いて、Ｏｌはマイクロ命令（μｍ０ＰＪ）を出
すとカウントアツプ（＋１）するＯＰコードジャンプの
カウンタ（ＲＯＰＣ）である。０２はソフトウェアの命
令コードを記憶する命令レジスタ（ＲＯＰ）である。上
記カウンタＯ１の出力と命令レジスタ０２の出力は合成
されてアドレスＲＡＭＯ４の読出しアドレス（Ａ ＲＡ
Ｄ １１．−１）となる。０４は分岐マイクロ命令（
μ−〇ＰＪ）が出されたときのジャンプアドレスを記憶
しているアドレスＲＡＭ （ＡＲＡＭ）である。Ｏ５は
アドレスＲＡＭＯ４から発生（出力）されるアドレスで
あり、マイクロシーケンサ０６に入力される。Ｏ６はマ
イクロプログラムのアドレスを制御するマイクロシーケ
ンサ（ＭＳＥＱ）である。Ｏ７はマイクロシーケンサ０
６から出力されるマイクロアドレス（Ｍ Ａ Ｄ １５
−０）であり、マイクロプログラム（ファームウェア）
を記憶しているマイクロプログラムＲＡＭ （ＭＲＡＭ
）Ｏ８をアドレッシングする。マイクロプログラムＲＡ
Ｍ０Ｂから出力されたマイクロプログラムアドレスは一
旦レジスタ（ＲＤ Ｒ６３−０） ０９ニラツチされ、
バスＯＬＤを通してＣＰＵ内部の各種ハードウェア制御
に使用される。その一部はマイクロデコーダ（ＭＤ Ｅ
Ｃ）ＯＩＬに入力され、次のマイクロプログラムアド
レスの制御に使用される。即ちマイクロデコーダ０１１
の出力はマイクロシーケンサ０６の入力となる。
このマイクロデコーダ０１１からマイクロシーケンサ０
６へ送出されるマイクロ命令として、ここでは説明を簡
単にするため、３つのマイクロ命令（μｍＥＮＤ、ｕ−
ＯＰＪ、ｔｌ−ＮＯＲＭ）０１２〜０１４についてのみ
記述した。これらマイクロ命令のうち、Ｏ１２はあるソ
フトウェア命令をファームウェアが処理する場合に、最
後のファームウェアステップで出力される命令終了を示
すマイクロ命令であり、ここではμｍＥＮＤ命令と称す
。
６へ送出されるマイクロ命令として、ここでは説明を簡
単にするため、３つのマイクロ命令（μｍＥＮＤ、ｕ−
ＯＰＪ、ｔｌ−ＮＯＲＭ）０１２〜０１４についてのみ
記述した。これらマイクロ命令のうち、Ｏ１２はあるソ
フトウェア命令をファームウェアが処理する場合に、最
後のファームウェアステップで出力される命令終了を示
すマイクロ命令であり、ここではμｍＥＮＤ命令と称す
。
０１３はファームウェアがアドレスＲＡＭＯ４の内容ヘ
ジャンプしたい場合に出力される分岐マイクロ命令であ
り、ここではμｍ０ＰＪ命令と称す。
ジャンプしたい場合に出力される分岐マイクロ命令であ
り、ここではμｍ０ＰＪ命令と称す。
０１４はマイクロ分岐命令以外の場合に出力される、即
ち次に実行するマイクロ命令が現在実行しているマイク
ロアドレス＋１にある場合に出力される通常のマイクロ
命令であり、ここではμｍＮＯＲＭ命令と称す。尚、μ
−ＥＮＤ命令０１２か出力されるとカウンタ（ＲＯＰＣ
３−０）−０１はクリア（°０”化）される。
ち次に実行するマイクロ命令が現在実行しているマイク
ロアドレス＋１にある場合に出力される通常のマイクロ
命令であり、ここではμｍＮＯＲＭ命令と称す。尚、μ
−ＥＮＤ命令０１２か出力されるとカウンタ（ＲＯＰＣ
３−０）−０１はクリア（°０”化）される。
今、仮に命令コード−１５Ｈが与えられ、ファームウェ
アがこの命令をｎ マイクロステップで処理するものと
する。そしてμｍ０ＰＪ命令０１３は２回出力されるも
のとする。このときのマイクロプログラムＲＡＭＯ８の
構造を第４図（ａ）に示し、アドレスＲＡＭＯ４の構造
を同図（ｂ）に示し、ファームウェアのフローチャート
を第５図に示す。
アがこの命令をｎ マイクロステップで処理するものと
する。そしてμｍ０ＰＪ命令０１３は２回出力されるも
のとする。このときのマイクロプログラムＲＡＭＯ８の
構造を第４図（ａ）に示し、アドレスＲＡＭＯ４の構造
を同図（ｂ）に示し、ファームウェアのフローチャート
を第５図に示す。
ここで上記第３図乃至第５図を参照して従来例の動作を
説明する。
説明する。
命令レジスタ（ＲＯＰ ７−０） ０２には命令コー
ド１５Ｈがセットされており、この命令コード（−１５
Ｈ）が実行される前のμ−ＥＮＤ命令０１２にてカウン
タ（ＲＯＰＣ３−０）１は“０″となっているため、マ
イクロシーケンサ０６からは命令レジスタ０２に貯えら
れた命令コード（ＲＯＰ）が選ばれて、［ＭＡ Ｄ １
５−０−１５ Ｈ］となり、マイクロプログラムＲＡＭ
Ｏ８がアクセスされる。従ってマイクロ命令の第１ステ
ツプはマイクロプログラムＲＡＭＯ８の１５１（か処理
される。ここでは第５図のフローチャートに示すように
、第１ステツプで処理を行なうとともにμｍ０ＰＪ命令
１３を出しているため、次のマイクロアドレスは［Ｍ
Ａ Ｄ １５−０− Ｄ Ａ ＲＡ Ｍ １５−０１
となる。今、［ＲＯＰＣ３−０−０コ 、 ［ＲＯ
Ｐ ７−Ｏ−１５Ｈコであるため、アドレスＲＡＭ
４はアドレス−１５Ｈがアクセスされて、そのアドレス
ＲＡＭ４の出力（Ｄ Ａ ＲＡ Ｍ １５−０） ０５
はアドレスＡＤＲＩとなっている。従って［Ｍ Ａ Ｄ
１５−０− Ｄ Ａ ＲＡ Ｍ １５−Ｏ−ＡＤＲ１
１となり、第２ステツプはマイクロプログラムＲＡＭ０
＆のＡＤＲｌが処理される（第４図参照）。又、カウン
タ０１は＋１されて［ＲＯＰＣ８−０−１］ となる。
ド１５Ｈがセットされており、この命令コード（−１５
Ｈ）が実行される前のμ−ＥＮＤ命令０１２にてカウン
タ（ＲＯＰＣ３−０）１は“０″となっているため、マ
イクロシーケンサ０６からは命令レジスタ０２に貯えら
れた命令コード（ＲＯＰ）が選ばれて、［ＭＡ Ｄ １
５−０−１５ Ｈ］となり、マイクロプログラムＲＡＭ
Ｏ８がアクセスされる。従ってマイクロ命令の第１ステ
ツプはマイクロプログラムＲＡＭＯ８の１５１（か処理
される。ここでは第５図のフローチャートに示すように
、第１ステツプで処理を行なうとともにμｍ０ＰＪ命令
１３を出しているため、次のマイクロアドレスは［Ｍ
Ａ Ｄ １５−０− Ｄ Ａ ＲＡ Ｍ １５−０１
となる。今、［ＲＯＰＣ３−０−０コ 、 ［ＲＯ
Ｐ ７−Ｏ−１５Ｈコであるため、アドレスＲＡＭ
４はアドレス−１５Ｈがアクセスされて、そのアドレス
ＲＡＭ４の出力（Ｄ Ａ ＲＡ Ｍ １５−０） ０５
はアドレスＡＤＲＩとなっている。従って［Ｍ Ａ Ｄ
１５−０− Ｄ Ａ ＲＡ Ｍ １５−Ｏ−ＡＤＲ１
１となり、第２ステツプはマイクロプログラムＲＡＭ０
＆のＡＤＲｌが処理される（第４図参照）。又、カウン
タ０１は＋１されて［ＲＯＰＣ８−０−１］ となる。
第２ステツプでは処理２を実行するが、分岐処理を行な
わないため、μｍＮＯＲＭ命令０１４が出力されて、［
ＭＡＤ１５−０− Ｄ Ｍ Ａ Ｄ ＋５−０コとなり
、第３ステツプは、マイクロプログラムＲＡＭＯ８のＡ
ＤＲ１＋１が処理される。同様に第ｍステップまではマ
イクロプログラムＲＡＭＯ８のアドレスが＋１されてゆ
く。
わないため、μｍＮＯＲＭ命令０１４が出力されて、［
ＭＡＤ１５−０− Ｄ Ｍ Ａ Ｄ ＋５−０コとなり
、第３ステツプは、マイクロプログラムＲＡＭＯ８のＡ
ＤＲ１＋１が処理される。同様に第ｍステップまではマ
イクロプログラムＲＡＭＯ８のアドレスが＋１されてゆ
く。
次に、ｍステップ口でμｍ０ＰＪ命令０１３を出してい
るため、次のマイクロアドレスは［ＭＡＤ１５−０−
Ｄ Ａ ＲＡ Ｍ １５−０１ となる。今、［ＲＯＰ
Ｃ３−０−１．ＲＯＰ ７−０−１１であるため、ア
ドレスＲＡＭＯ４は、アドレス−１１５Ｈがアクセスさ
れてアドレスＲＡ Ｍ ０４の出力（Ｄ Ａ ＲＡ Ｍ
１５−０）はＡＤＨ２となる。従って［Ｍ Ａ Ｄ
１５−０−ＤＡＲＡＭ１５−０−ＤＡＲＡコとなり、第
ｍ＋１ステツプはマイクロプログラムＲＡＭＯ８のＡＤ
Ｈ２か処理されることとなる。
るため、次のマイクロアドレスは［ＭＡＤ１５−０−
Ｄ Ａ ＲＡ Ｍ １５−０１ となる。今、［ＲＯＰ
Ｃ３−０−１．ＲＯＰ ７−０−１１であるため、ア
ドレスＲＡＭＯ４は、アドレス−１１５Ｈがアクセスさ
れてアドレスＲＡ Ｍ ０４の出力（Ｄ Ａ ＲＡ Ｍ
１５−０）はＡＤＨ２となる。従って［Ｍ Ａ Ｄ
１５−０−ＤＡＲＡＭ１５−０−ＤＡＲＡコとなり、第
ｍ＋１ステツプはマイクロプログラムＲＡＭＯ８のＡＤ
Ｈ２か処理されることとなる。
その後、ｍ＋１〜ｎステツプまでは分岐処理がないため
、μｍＮＯＲＭ命令０１４が出力され、マイクロプログ
ラムＲＡＭＯ８のアドレスは＋１されてゆく。
、μｍＮＯＲＭ命令０１４が出力され、マイクロプログ
ラムＲＡＭＯ８のアドレスは＋１されてゆく。
最後のｎステップではμｍＥＮＤ命令１２を出している
ため、次のファームウェア命令の先頭マイクロアドレス
がマイクロアドレス（Ｍ Ａ Ｄ １５−０）０７とし
てマイクロシーケンサ０６より出力されるとともに、命
令レジスタ（ＲＯＰ ３−０） ０２の内容力（クリ
アされる。このようにして順次ソフトウェア命令が実行
される。
ため、次のファームウェア命令の先頭マイクロアドレス
がマイクロアドレス（Ｍ Ａ Ｄ １５−０）０７とし
てマイクロシーケンサ０６より出力されるとともに、命
令レジスタ（ＲＯＰ ３−０） ０２の内容力（クリ
アされる。このようにして順次ソフトウェア命令が実行
される。
（発明が解決しようとする課題）
上記したような、マイクロシーケンサを中心としたマイ
クロプログラム制御機構をゲートアレイ化したハードウ
ェア構成により実現する際、従来では以下のような問題
点があった。即ち、ハードウェアのコンパクト化（１ボ
ード化）と、性能の向上を計るため、アドレスＲＡＭ部
をゲート（ＧＡ）化したいが、ゲート数の制限、ビン数
の制限などによって、ゲートアレイ化が難しい。
クロプログラム制御機構をゲートアレイ化したハードウ
ェア構成により実現する際、従来では以下のような問題
点があった。即ち、ハードウェアのコンパクト化（１ボ
ード化）と、性能の向上を計るため、アドレスＲＡＭ部
をゲート（ＧＡ）化したいが、ゲート数の制限、ビン数
の制限などによって、ゲートアレイ化が難しい。
又、アドレスＲＡＭ部を削除すると、ジャンプ処理を入
れることになり、従って、ステップ数の増加を招き、処
理スピードの低下につながる（特に１ソフトウエア命令
に対してマイクロプログラムステップ数が少ないものほ
ど影響が大きい）という問題があった。
れることになり、従って、ステップ数の増加を招き、処
理スピードの低下につながる（特に１ソフトウエア命令
に対してマイクロプログラムステップ数が少ないものほ
ど影響が大きい）という問題があった。
本発明は上記実情に鑑みなされたもので、アドレスフィ
ールドをもたない分岐マイクロ命令を扱うデータ処理装
置に於いて、上記分岐マイクロ命令に対するアト１／ス
情報を記憶するアドレスＲＡＭ （又はＲＯＭ）を不要
にし、かつジャンプ命令の増加を招くことなく、上記分
岐マイクロ命令による処理性能を実現でき、これにより
マイクロシーケンサを中心としたマイクロプログラム制
御機構のゲートアレイ化、ハードウェアのコンパクト化
が容易に実現可能となるマイクロアドレス制御方式を提
供することを目的とする。
ールドをもたない分岐マイクロ命令を扱うデータ処理装
置に於いて、上記分岐マイクロ命令に対するアト１／ス
情報を記憶するアドレスＲＡＭ （又はＲＯＭ）を不要
にし、かつジャンプ命令の増加を招くことなく、上記分
岐マイクロ命令による処理性能を実現でき、これにより
マイクロシーケンサを中心としたマイクロプログラム制
御機構のゲートアレイ化、ハードウェアのコンパクト化
が容易に実現可能となるマイクロアドレス制御方式を提
供することを目的とする。
［発明の構成］
（課題を解決するための手段及び作用）本発明は、アド
レスフィールドをもたない分岐マイクロ命令を扱うデー
タ処理装置に於いて、マイクロプログラム格納メモリに
上記分岐マイクロ命令によって指定される固定エリアを
設け、上記分岐マイクロ命令の実行時に、予め定められ
た固定アドレス情報と実行すべき命令コード情報とによ
り直接に上記固定エリア内のアドレスを指定する構成と
したもので、これにより、飛先アドレスを格納したアド
レスＲＡＭ （ＲＯＭ）を持つことなく、しかもマイク
ロプログラムにより飛先アドレスを与えることもなく、
上記分岐マイクロ命令（μ−〇ＰＪ）処理が可能となる
。上記構成とすることにより、マイクロシーケンサを中
心としたマイクロプログラム制御機構のゲートアレイ化
が容易に実現可能となり、ハードウェアのコンパクト化
か図れる。更に、コンパクト化に伴い基本クロックの速
度を向上でき、これに伴って処理スピードを向上できる
。又、アドレスＲＡＭの削除に伴うハードウェアの簡素
化によりコストの低減、及び部品点数の削減による品質
向上が図れ、更にＣＰＵの１チツプ化に大きく貢献でき
る。
レスフィールドをもたない分岐マイクロ命令を扱うデー
タ処理装置に於いて、マイクロプログラム格納メモリに
上記分岐マイクロ命令によって指定される固定エリアを
設け、上記分岐マイクロ命令の実行時に、予め定められ
た固定アドレス情報と実行すべき命令コード情報とによ
り直接に上記固定エリア内のアドレスを指定する構成と
したもので、これにより、飛先アドレスを格納したアド
レスＲＡＭ （ＲＯＭ）を持つことなく、しかもマイク
ロプログラムにより飛先アドレスを与えることもなく、
上記分岐マイクロ命令（μ−〇ＰＪ）処理が可能となる
。上記構成とすることにより、マイクロシーケンサを中
心としたマイクロプログラム制御機構のゲートアレイ化
が容易に実現可能となり、ハードウェアのコンパクト化
か図れる。更に、コンパクト化に伴い基本クロックの速
度を向上でき、これに伴って処理スピードを向上できる
。又、アドレスＲＡＭの削除に伴うハードウェアの簡素
化によりコストの低減、及び部品点数の削減による品質
向上が図れ、更にＣＰＵの１チツプ化に大きく貢献でき
る。
（実施例）
以下図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例による構成を示すブロック図
である。
である。
第１図に於いて、２はソフトウェアの命令コードを記憶
する命令レジスタ（ＲＯＰ７−０）であり、同レジスタ
２に貯えられた命令コード（ＲＯＰ７−０）はバスを通
してマイクロシーケンサ６へ入力される。６はマイクロ
シーケンサ（ＭＳＥＱ）であり、マイクロアドレスを制
御１−で、任意のマイクロプログラム処理を実行させる
。８はマイクロプログラム（ファームウェア）を記憶す
るマイクロプログラムＲＡＭ （ＭＲＡＭ）であり、マ
イクロシーケンサ６より出力されたマイクロアドレス（
ＭＡＤ１５−０）７によりアドレッシングされる。ここ
では特定番地領域に、第２図に示すように、分岐マイク
ロ命令（命令コード１５Ｈのμｍ０ＰＪ命令）によって
指定される固定エリア８Ａが設けられる。９はマイクロ
プログラムＲＡＭＰ！からのマイクロプログラムコード
をう・ソチするレジスタであり、その出力はバス（ＲＤ
Ｒ１３−０） １０を通してＣＰＵ内部の各種／１−
ドウエア制御に供される。１１はマイクロデコーダであ
り、マイクロ命令に応じて、マイクロシーケンサ６内の
アドレス制御に使用される、上述したような、μｍＥＮ
Ｄ。
する命令レジスタ（ＲＯＰ７−０）であり、同レジスタ
２に貯えられた命令コード（ＲＯＰ７−０）はバスを通
してマイクロシーケンサ６へ入力される。６はマイクロ
シーケンサ（ＭＳＥＱ）であり、マイクロアドレスを制
御１−で、任意のマイクロプログラム処理を実行させる
。８はマイクロプログラム（ファームウェア）を記憶す
るマイクロプログラムＲＡＭ （ＭＲＡＭ）であり、マ
イクロシーケンサ６より出力されたマイクロアドレス（
ＭＡＤ１５−０）７によりアドレッシングされる。ここ
では特定番地領域に、第２図に示すように、分岐マイク
ロ命令（命令コード１５Ｈのμｍ０ＰＪ命令）によって
指定される固定エリア８Ａが設けられる。９はマイクロ
プログラムＲＡＭＰ！からのマイクロプログラムコード
をう・ソチするレジスタであり、その出力はバス（ＲＤ
Ｒ１３−０） １０を通してＣＰＵ内部の各種／１−
ドウエア制御に供される。１１はマイクロデコーダであ
り、マイクロ命令に応じて、マイクロシーケンサ６内の
アドレス制御に使用される、上述したような、μｍＥＮ
Ｄ。
μｍ０ＰＪ、 μｍＮＯＲＭ等のマイクロ命令１２〜１
４を出力する。ここで、１２はμ−ＥＮＤ命令であり、
ソフトウェア命令における最終マイクロステップで出力
される。１３はμｍ０ＰＪ命令であり、マイクロプログ
ラムの指定によって出力される。
４を出力する。ここで、１２はμ−ＥＮＤ命令であり、
ソフトウェア命令における最終マイクロステップで出力
される。１３はμｍ０ＰＪ命令であり、マイクロプログ
ラムの指定によって出力される。
１４はμｍＮＯＲＭ命令であり、マイクロプログラムで
分岐命令以外で出力される。
分岐命令以外で出力される。
第２図は本発明の一実施例によるマイクロプログラムＲ
ＡＭ８の構造を示すメモリマツプ図であり、ここでは、
上記分岐マイクロ命令（命令コード１５Ｈのμｍ０ＰＪ
命令）によって指定される固定エリア８Ａが設けられる
。
ＡＭ８の構造を示すメモリマツプ図であり、ここでは、
上記分岐マイクロ命令（命令コード１５Ｈのμｍ０ＰＪ
命令）によって指定される固定エリア８Ａが設けられる
。
ここで上記第１図及び第２図を参照して本発明の一実施
例に於ける動作を説明する。
例に於ける動作を説明する。
第１図に於いて、マイクロシーケンサＢを除いた各部の
動作は上記した第３図の動作から容易に理解できるので
、ここではその説明を省略する。
動作は上記した第３図の動作から容易に理解できるので
、ここではその説明を省略する。
マイクロシーケンサ６はマイクロデコーダ１１からμｍ
０ＰＪ命令１３が出力されると、命令レジスタ２に貯え
られた命令コード（ＲＯＰ ７−０）に応じた図示す
るようなマイクロアドレス（ＭＡＤ１５−０） ７Ａを
出力する。尚、このマイクロアドレス構造に於いて、０
ＰＪＡＤＲ５−０は設計者が任意に決めることができ、
その値はマイクロプログラムＲＡＭ８に割り当てられる
固定エリア８Ａによって決まる。
０ＰＪ命令１３が出力されると、命令レジスタ２に貯え
られた命令コード（ＲＯＰ ７−０）に応じた図示す
るようなマイクロアドレス（ＭＡＤ１５−０） ７Ａを
出力する。尚、このマイクロアドレス構造に於いて、０
ＰＪＡＤＲ５−０は設計者が任意に決めることができ、
その値はマイクロプログラムＲＡＭ８に割り当てられる
固定エリア８Ａによって決まる。
この際のマイクロプログラムＲＡＭ８の構成例を第２図
に示す。ここでは０ＰＪＡＤＲ５−０−“０００１００
”に設定している。又、上記マイクロアドレス７＾は下
位２ビツトを“０”に設定しているので、命令コードに
応じ、４ステツプのエリアが確保されていることになる
。このと。ント幅も設計者が自由に設定できるが、あま
り大きくとるとマイクロプログラムＲＡＭ８で命令コー
ドに応じて確保されるエリアが大きくなり、プログラム
作成において柔軟性がなくなる。実際には２ビット程度
が妥当と思われる。なぜなら２ビ・ソト確保により、ア
ドレスＲＡＭを削除しても第１エントリ＋４ステップ−
ｍ５ステツプまでは従来と同じステップ数で処理できる
。５ビ・ソト以上の場合は１度ジャンプさせなければな
らないが、その影響度はうステップ−６ステツプで１．
２倍以下となる。
に示す。ここでは０ＰＪＡＤＲ５−０−“０００１００
”に設定している。又、上記マイクロアドレス７＾は下
位２ビツトを“０”に設定しているので、命令コードに
応じ、４ステツプのエリアが確保されていることになる
。このと。ント幅も設計者が自由に設定できるが、あま
り大きくとるとマイクロプログラムＲＡＭ８で命令コー
ドに応じて確保されるエリアが大きくなり、プログラム
作成において柔軟性がなくなる。実際には２ビット程度
が妥当と思われる。なぜなら２ビ・ソト確保により、ア
ドレスＲＡＭを削除しても第１エントリ＋４ステップ−
ｍ５ステツプまでは従来と同じステップ数で処理できる
。５ビ・ソト以上の場合は１度ジャンプさせなければな
らないが、その影響度はうステップ−６ステツプで１．
２倍以下となる。
このように、マイクロプログラム（ファームウェア）を
記憶するマイクロプログラムＲＡＭ（ＭＲＡＭ）８の特
定番地領域に、第２図に示すように、分岐マイクロ命令
（命令コード１５Ｈのμｍ０ＰＪ命令）によって指定さ
れる固定エリア８Ａを設け、上記分岐マイクロ命令（μ
ｍ０ＰＪ命令）の実行時に、予め定められた固定アドレ
ス情報と実行すべき命令コード情報とにより直接に上記
固定エリア８＾内のアドレスを指定する構成としたこと
により、前述した従来技術に示すような飛先アドレスを
格納したアドレスＲＡＭ （ＲＯＭ）を持つことなく、
しかもマイクロプログラムにより飛先アドレスを与える
こともなく、上記分岐マイクロ命令（μｍ０ＰＪ）処理
が可能となる。これにより、マイクロシーケンサを中心
としたマイクロプログラム制御機構のゲートアレイ（Ｇ
Ａ）化が容易に実現可能となり、ノ１−ドウエアのコン
パクト化とこれに伴う基本クロックの高速化が図れ、更
にこれに伴いシステム全体の処理スピードを向上できる
。又、アドレスＲＡＭの削除に伴うハードウェアの簡素
化によりコストの低減、及び部品点数の削減による品質
向上が図れる。
記憶するマイクロプログラムＲＡＭ（ＭＲＡＭ）８の特
定番地領域に、第２図に示すように、分岐マイクロ命令
（命令コード１５Ｈのμｍ０ＰＪ命令）によって指定さ
れる固定エリア８Ａを設け、上記分岐マイクロ命令（μ
ｍ０ＰＪ命令）の実行時に、予め定められた固定アドレ
ス情報と実行すべき命令コード情報とにより直接に上記
固定エリア８＾内のアドレスを指定する構成としたこと
により、前述した従来技術に示すような飛先アドレスを
格納したアドレスＲＡＭ （ＲＯＭ）を持つことなく、
しかもマイクロプログラムにより飛先アドレスを与える
こともなく、上記分岐マイクロ命令（μｍ０ＰＪ）処理
が可能となる。これにより、マイクロシーケンサを中心
としたマイクロプログラム制御機構のゲートアレイ（Ｇ
Ａ）化が容易に実現可能となり、ノ１−ドウエアのコン
パクト化とこれに伴う基本クロックの高速化が図れ、更
にこれに伴いシステム全体の処理スピードを向上できる
。又、アドレスＲＡＭの削除に伴うハードウェアの簡素
化によりコストの低減、及び部品点数の削減による品質
向上が図れる。
［発明の効果〕
以上詳記したように本発明のマイクロアドレス制御方式
によれば、アドレスフィールドをもたない分岐マイクロ
命令を扱うデータ処理装置に於いて、マイクロプログラ
ム格納メモリに上記分岐マイクロ命令によって指定され
る固定エリアを設け、上記分岐マイクロ命令の実行時に
、予め定められた固定アドレス情報と実行すべき命令コ
ード情報とにより直接に上記固定エリア内のアドレスを
指定する手段を有してなる構成としたことにより、飛先
アトＬ／スを格納するアドレスＲＡＭ（ＲＯＭ）を持つ
ことなく、しかもマイクロプログラムにより飛先アドレ
スを与えることもなく、上記分岐マイクロ命令の処理が
可能となり、これによりマイクロシーケンサを中心とし
たマイクロプログラム制御機構のゲートアレイ（ＧＡ）
化が容易に実現可能となり、ノー−ドウエアのコンノく
クト化とこれに伴う基本クロックの高速化が図れる。
によれば、アドレスフィールドをもたない分岐マイクロ
命令を扱うデータ処理装置に於いて、マイクロプログラ
ム格納メモリに上記分岐マイクロ命令によって指定され
る固定エリアを設け、上記分岐マイクロ命令の実行時に
、予め定められた固定アドレス情報と実行すべき命令コ
ード情報とにより直接に上記固定エリア内のアドレスを
指定する手段を有してなる構成としたことにより、飛先
アトＬ／スを格納するアドレスＲＡＭ（ＲＯＭ）を持つ
ことなく、しかもマイクロプログラムにより飛先アドレ
スを与えることもなく、上記分岐マイクロ命令の処理が
可能となり、これによりマイクロシーケンサを中心とし
たマイクロプログラム制御機構のゲートアレイ（ＧＡ）
化が容易に実現可能となり、ノー−ドウエアのコンノく
クト化とこれに伴う基本クロックの高速化が図れる。
更にこれに伴いシステム全体の処理スピードを向上でき
る。又、アドレスＲＡＭの削除に伴うノー−ドウエアの
簡素化によりコストの低減、及び部品点数の削減による
品質向上が図れ、ＣＰＵの１千プ化にも大きく貢献でき
る。
る。又、アドレスＲＡＭの削除に伴うノー−ドウエアの
簡素化によりコストの低減、及び部品点数の削減による
品質向上が図れ、ＣＰＵの１千プ化にも大きく貢献でき
る。
第１図は本発明の一実施例によるマイクロプログラム制
御機構の構成を示すブロック図、第２図は上記実施例に
於けるマイクロプログラムＲＡＭの固定エリア割付は例
を示す図、第３図は従来のマイクロシーケンサを中心と
したマイクロプログラム制御機構の構成を示す図、第４
図および第５図はそれぞれ第３図に示す従来のマイクロ
プログラム制御機構の動作を説明するためのもので、第
４図はマイクロプログラムＲＡＭとアドレスＲＡＭの構
造を示す図、第５図はファームウェアの処理フローを示
す図である。 ２・・・命令レジスタ（ＲＯＰ） 、８・・・マイクロ
シーケンサ（ＭＳＥＱ） 、７．７＾・・・マイクロア
ドレス（Ｍ Ａ Ｄ １５−０） 、８・・・マイクロ
プログラムＲＡＭ、８Ａ・・・固定エリア、９・・・レ
ジスタ（ＲＤ Ｒ６３−０）１０・・・バス、１１・・
・マイクロデコーダ（ＭＤＥＣ）、１２、１３ １４・
・・マイクロ命令（１２・μｍＥＮＤ命令、１３・μｍ
０ＰＪ命令、１４・・μ−ＮＯＲＭ命令）。 第２図 第１図
御機構の構成を示すブロック図、第２図は上記実施例に
於けるマイクロプログラムＲＡＭの固定エリア割付は例
を示す図、第３図は従来のマイクロシーケンサを中心と
したマイクロプログラム制御機構の構成を示す図、第４
図および第５図はそれぞれ第３図に示す従来のマイクロ
プログラム制御機構の動作を説明するためのもので、第
４図はマイクロプログラムＲＡＭとアドレスＲＡＭの構
造を示す図、第５図はファームウェアの処理フローを示
す図である。 ２・・・命令レジスタ（ＲＯＰ） 、８・・・マイクロ
シーケンサ（ＭＳＥＱ） 、７．７＾・・・マイクロア
ドレス（Ｍ Ａ Ｄ １５−０） 、８・・・マイクロ
プログラムＲＡＭ、８Ａ・・・固定エリア、９・・・レ
ジスタ（ＲＤ Ｒ６３−０）１０・・・バス、１１・・
・マイクロデコーダ（ＭＤＥＣ）、１２、１３ １４・
・・マイクロ命令（１２・μｍＥＮＤ命令、１３・μｍ
０ＰＪ命令、１４・・μ−ＮＯＲＭ命令）。 第２図 第１図
Claims (1)
- アドレスフィールドをもたない分岐マイクロ命令を扱う
データ処理装置に於いて、マイクロプログラム格納メモ
リに上記分岐マイクロ命令によって指定される固定エリ
アを設け、上記分岐マイクロ命令の実行時に、予め定め
られた固定アドレス情報と実行すべき命令コード情報と
により直接に上記固定エリア内のアドレスを指定する手
段を有してなることを特徴としたマイクロアドレス制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1352390A JPH03219329A (ja) | 1990-01-25 | 1990-01-25 | マイクロアドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1352390A JPH03219329A (ja) | 1990-01-25 | 1990-01-25 | マイクロアドレス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03219329A true JPH03219329A (ja) | 1991-09-26 |
Family
ID=11835514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1352390A Pending JPH03219329A (ja) | 1990-01-25 | 1990-01-25 | マイクロアドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03219329A (ja) |
-
1990
- 1990-01-25 JP JP1352390A patent/JPH03219329A/ja active Pending
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