JPH02110976A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JPH02110976A JPH02110976A JP63263107A JP26310788A JPH02110976A JP H02110976 A JPH02110976 A JP H02110976A JP 63263107 A JP63263107 A JP 63263107A JP 26310788 A JP26310788 A JP 26310788A JP H02110976 A JPH02110976 A JP H02110976A
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- Japan
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- conductivity type
- electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置、特に縦形ＭＯＳ Ｆ ＥＴ素子と
そのゲート保護素子とを有する絶縁ゲート形半導体装置
に関する。
そのゲート保護素子とを有する絶縁ゲート形半導体装置
に関する。
（ロ）従来の技術
パワー用縦形ＭＯ８ＦＥＴはＮ”Ｎ型Ｓｉ基体をドレイ
ンとし、このＮ基体表面の一部にＰ型領域を形成し、こ
のＰ壁領域表面の一部にＮ＋型領領域設けてドレインと
し、ソース・ドレイン間のＰ壁領域表面をチャンネル部
としてこの上にも絶縁膜（ＳｉＯｔ）を介して多結晶Ｓ
ｉゲートを設けた構造である。ＭＯＳＦＥＴを外部サー
ジ電圧から保護するための保護素子として従来は主とし
てＭＯＳＦＥＴと同一基板中に゛設けられたＰＮＰ接合
ダイオードを用いていたが、基板がドレイン領域として
動作する縦形ＭＯ３ＦＥＴの場合には寄生トランジスタ
によるサイリスタ動作を生じて破壊するなどの実用上の
障害がある。このためこの種の保護素子をＭＯＳ Ｆ
ＥＴ基板と分離された絶縁膜上に設ける構造が例えば特
開昭５８−８４４６１号公報に提案きれている。その回
路図は、第５図に示す如＜ＭＯ８ＦＥＴ素子（１）のゲ
ートＧとソースＳの間に保護ダイオード（２）を設けた
ものである。
ンとし、このＮ基体表面の一部にＰ型領域を形成し、こ
のＰ壁領域表面の一部にＮ＋型領領域設けてドレインと
し、ソース・ドレイン間のＰ壁領域表面をチャンネル部
としてこの上にも絶縁膜（ＳｉＯｔ）を介して多結晶Ｓ
ｉゲートを設けた構造である。ＭＯＳＦＥＴを外部サー
ジ電圧から保護するための保護素子として従来は主とし
てＭＯＳＦＥＴと同一基板中に゛設けられたＰＮＰ接合
ダイオードを用いていたが、基板がドレイン領域として
動作する縦形ＭＯ３ＦＥＴの場合には寄生トランジスタ
によるサイリスタ動作を生じて破壊するなどの実用上の
障害がある。このためこの種の保護素子をＭＯＳ Ｆ
ＥＴ基板と分離された絶縁膜上に設ける構造が例えば特
開昭５８−８４４６１号公報に提案きれている。その回
路図は、第５図に示す如＜ＭＯ８ＦＥＴ素子（１）のゲ
ートＧとソースＳの間に保護ダイオード（２）を設けた
ものである。
（ハ）発明が解決しようとする課題
しかしながら、素子の微細化が押し進められ、比例縮小
によりゲート酸化膜が一層薄くなると保護ダイオードが
保護動作を行う以前に破壊が発生することが明らかにな
った。これは、ゲートＧにサージ電圧が印加すると保護
素子（２）とゲートＧの酸化膜に同時に前記サージ電圧
が印加される為であり、ゲート酸化膜が破壊される前に
保護素子が動作するような構造が望まれていた。
によりゲート酸化膜が一層薄くなると保護ダイオードが
保護動作を行う以前に破壊が発生することが明らかにな
った。これは、ゲートＧにサージ電圧が印加すると保護
素子（２）とゲートＧの酸化膜に同時に前記サージ電圧
が印加される為であり、ゲート酸化膜が破壊される前に
保護素子が動作するような構造が望まれていた。
（ニ）課題を解決するための手段
本発明は上記従来の課題に鑑み成されたもので、ゲート
取出し電極（２２）からソース電極（２０）までの保護
ダイオード（１７）の線路インピーダンスよりも前記ゲ
ート取出し電極（２２）から前記ゲート電極（１５）の
動作部分までの半導体層の線路インピーダンスを犬にす
ることにより、ゲート酸化膜（１４〉の破壊より先に保
護動作をなし得る絶縁ゲート型半導体装置を提供するも
のである。
取出し電極（２２）からソース電極（２０）までの保護
ダイオード（１７）の線路インピーダンスよりも前記ゲ
ート取出し電極（２２）から前記ゲート電極（１５）の
動作部分までの半導体層の線路インピーダンスを犬にす
ることにより、ゲート酸化膜（１４〉の破壊より先に保
護動作をなし得る絶縁ゲート型半導体装置を提供するも
のである。
（ホ）作用
本発明によれば、ゲート電極（１５）の動作部側に至る
半導体層を高インピーダンスにすることによって、サー
ジ重圧を制限する保護抵抗（２３）をゲートに直列に挿
入できる。従って、サージ電圧からＭＯ８素子を保護で
きると同時に、サージ電圧が制限されている間に保護ダ
イオード（１７）が導通してサージ電圧を吸収するので
、より効果的に素子の保護を行うことができる。
半導体層を高インピーダンスにすることによって、サー
ジ重圧を制限する保護抵抗（２３）をゲートに直列に挿
入できる。従って、サージ電圧からＭＯ８素子を保護で
きると同時に、サージ電圧が制限されている間に保護ダ
イオード（１７）が導通してサージ電圧を吸収するので
、より効果的に素子の保護を行うことができる。
（へ）実施例
以下に本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
第１図と第２図は夫々本発明のパワーＭＯ３ＦＥＴの断
面構造と平面構造を示す。
面構造と平面構造を示す。
同図において、（１１）はＭＯＳ Ｆ ＥＴのドレイン
となるＮ型Ｓｉ基板、（１２）はＰ型拡散層、（１３）
はＮ＋＋拡散ドレイン、（１４）はゲート絶縁膜となる
薄いＳｉｎ、膜、（１５）は多結晶Ｓｉゲート、（１６
）はフィールド絶縁膜となる厚いＳｉｎ、膜、であり、
これらにより縦形ＭＯ８ＦＥＴが構成される。この絶縁
膜（１６）上にＭＯ５ＦＥＴ保護ダイオード（１７〉と
なる多結晶ＳｉＪ！が形成きれる。この多結晶Ｓｉ層は
多結晶Ｓｔゲートと同じ工程で絶縁膜上に形成されるも
のであり第２図に示すように、ループ状に多重に形成さ
れたＰ型拡散Ｓ ｉ ＷＩ（１８ａ） 。
となるＮ型Ｓｉ基板、（１２）はＰ型拡散層、（１３）
はＮ＋＋拡散ドレイン、（１４）はゲート絶縁膜となる
薄いＳｉｎ、膜、（１５）は多結晶Ｓｉゲート、（１６
）はフィールド絶縁膜となる厚いＳｉｎ、膜、であり、
これらにより縦形ＭＯ８ＦＥＴが構成される。この絶縁
膜（１６）上にＭＯ５ＦＥＴ保護ダイオード（１７〉と
なる多結晶ＳｉＪ！が形成きれる。この多結晶Ｓｉ層は
多結晶Ｓｔゲートと同じ工程で絶縁膜上に形成されるも
のであり第２図に示すように、ループ状に多重に形成さ
れたＰ型拡散Ｓ ｉ ＷＩ（１８ａ） 。
（１８ｂ）とこれと内側及び外側でＰＮ接合を介して隣
接するＮ１型拡散Ｓｉ層（１９ａ） 、 （１９ｂ）
、 （１９ｃ）とから成る。このうち外側のＮ１型拡散
Ｓ ｉ 層（１９ｃ）にはＡｌ配線（２０）がフンタク
トし、このＡｌ配線（２０〉は層間絶縁膜（２１）、例
えばＰＳＧ（リン・ジノケート・ガラス）上を延在して
ソース電極Ｓと一体的に接続する。一方、内側のＮ＋型
拡散Ｓｉ層（１９ａ）は、外部接続用Ａ！電極パッドと
なるゲート取出し電極（２２）がコンタクトし、層間絶
縁膜（２１）上を延在してＭＯＳ Ｆ ＥＴのゲート保
護抵抗（２３）を形成する多結晶Ｓｉ層とコンタクトす
る。
接するＮ１型拡散Ｓｉ層（１９ａ） 、 （１９ｂ）
、 （１９ｃ）とから成る。このうち外側のＮ１型拡散
Ｓ ｉ 層（１９ｃ）にはＡｌ配線（２０）がフンタク
トし、このＡｌ配線（２０〉は層間絶縁膜（２１）、例
えばＰＳＧ（リン・ジノケート・ガラス）上を延在して
ソース電極Ｓと一体的に接続する。一方、内側のＮ＋型
拡散Ｓｉ層（１９ａ）は、外部接続用Ａ！電極パッドと
なるゲート取出し電極（２２）がコンタクトし、層間絶
縁膜（２１）上を延在してＭＯＳ Ｆ ＥＴのゲート保
護抵抗（２３）を形成する多結晶Ｓｉ層とコンタクトす
る。
この多結晶Ｓｉ層もまた、保護ダイオード（１７）と同
じくゲート電極（１５）と同じ工程で形成されたもので
あり、ゲート電極（１５）と同じ導電型と不純物濃度を
有するＮ＋型拡拡散ｉ層（２４ａ） 、 （２４ｂ）と
それよりも高い層抵抗を有するＮ−型拡散Ｓｉ層（２５
）とから成る。このＮ−型拡散Ｓｉ層（２５）は、Ｎ＋
型拡散Ｓ ｉ ７！（２４ａ） 、 （２４ｂ）の間に
ストライブ状に形成されてゲート取出し電極（２２）と
ゲート電極（１５）の動作部分の間に保護抵抗（μｓ）
として挿入される。
じくゲート電極（１５）と同じ工程で形成されたもので
あり、ゲート電極（１５）と同じ導電型と不純物濃度を
有するＮ＋型拡拡散ｉ層（２４ａ） 、 （２４ｂ）と
それよりも高い層抵抗を有するＮ−型拡散Ｓｉ層（２５
）とから成る。このＮ−型拡散Ｓｉ層（２５）は、Ｎ＋
型拡散Ｓ ｉ ７！（２４ａ） 、 （２４ｂ）の間に
ストライブ状に形成されてゲート取出し電極（２２）と
ゲート電極（１５）の動作部分の間に保護抵抗（μｓ）
として挿入される。
上記保護ダイオード（１７）と保護抵抗（２３）は、絶
縁膜（１６）とゲート絶縁膜（１４）を形成しその上に
ノンドープの多結晶８４層をデポジットし、全面をリン
（Ｐ）ドープしてＮ−型拡散Ｓｉ層（２５）に対応する
不純物濃度とし、この多結晶Ｓｔ層をホトエ・ノテング
処理することによりゲートセル（２６）を開孔してゲー
ト電極（１５〉を形成し、Ｎ−型拡散Ｓｉ層（２５〉に
対応する部分をホトレジスト膜で覆ってポロン（Ｂ）の
チャンネルイオン注入を行うことによりＰ型拡散層（１
２）のチャンネル部分を形成し且つＮ−型拡散Ｓｉ層（
２５〉を除く多結晶Ｓｉ層をＰ型Ｓｉ層とし、再びホト
レジスト膜でＰ型拡散層（１２）の真中と保護ダイオー
ド（■）のＰ型拡散Ｓｉ層（１８ａ） 、 （１８ｂ）
及び保護抵抗（η）のＮ−型拡散Ｓｉ層（２５）に対応
する部分を覆ってリン（Ｐ）のイオン注入を行うことに
よりＮ＋型拡散ドレイン（１３）を形成し且つゲート電
極（１５）と保護ダイオード（１７）部分の多結晶Ｓｉ
層の一部をＮ“型とすることで製造される。その後、Ｃ
ｖＤパッシベーション膜とＡ２層を堆積し、Ａ１層をバ
ターニングすることでソース電極（２０）とゲート取出
し電極（２２）を形成する。
縁膜（１６）とゲート絶縁膜（１４）を形成しその上に
ノンドープの多結晶８４層をデポジットし、全面をリン
（Ｐ）ドープしてＮ−型拡散Ｓｉ層（２５）に対応する
不純物濃度とし、この多結晶Ｓｔ層をホトエ・ノテング
処理することによりゲートセル（２６）を開孔してゲー
ト電極（１５〉を形成し、Ｎ−型拡散Ｓｉ層（２５〉に
対応する部分をホトレジスト膜で覆ってポロン（Ｂ）の
チャンネルイオン注入を行うことによりＰ型拡散層（１
２）のチャンネル部分を形成し且つＮ−型拡散Ｓｉ層（
２５〉を除く多結晶Ｓｉ層をＰ型Ｓｉ層とし、再びホト
レジスト膜でＰ型拡散層（１２）の真中と保護ダイオー
ド（■）のＰ型拡散Ｓｉ層（１８ａ） 、 （１８ｂ）
及び保護抵抗（η）のＮ−型拡散Ｓｉ層（２５）に対応
する部分を覆ってリン（Ｐ）のイオン注入を行うことに
よりＮ＋型拡散ドレイン（１３）を形成し且つゲート電
極（１５）と保護ダイオード（１７）部分の多結晶Ｓｉ
層の一部をＮ“型とすることで製造される。その後、Ｃ
ｖＤパッシベーション膜とＡ２層を堆積し、Ａ１層をバ
ターニングすることでソース電極（２０）とゲート取出
し電極（２２）を形成する。
このような本発明構造の概略図と回路図を夫々第３図と
第４図に示す。同図から明らかな様に、ゲートＧとソー
スＳの間にＮＰＮＰＮ構造の保護ダイオード（１７）が
形成され、さらにゲートＧとＭＯ８素子の動作部との間
にＮ−型層（２５）による保護抵抗（２３）が直列に挿
入される。従って、ゲート取出し電極（２２）からソー
ス電極（２０）までの保護ダイオード（１７）による線
路インピーダンスに対し、ゲート取出し電極（２２）か
らゲート電極（１５）動作部までの多結晶Ｓｉ層による
線路インピーダンスを大にできる。
第４図に示す。同図から明らかな様に、ゲートＧとソー
スＳの間にＮＰＮＰＮ構造の保護ダイオード（１７）が
形成され、さらにゲートＧとＭＯ８素子の動作部との間
にＮ−型層（２５）による保護抵抗（２３）が直列に挿
入される。従って、ゲート取出し電極（２２）からソー
ス電極（２０）までの保護ダイオード（１７）による線
路インピーダンスに対し、ゲート取出し電極（２２）か
らゲート電極（１５）動作部までの多結晶Ｓｉ層による
線路インピーダンスを大にできる。
このように本発明によれば、ゲートＧに直列に保護抵抗
（２３）を挿入できるので、ゲートＧにサージ電圧が印
加きれた際保護抵抗（２３）がサージ電圧を制限するこ
とによりゲート酸化膜（１４）を保護し、その間に保護
ダイオード（１７）が導通してサージ電圧を吸収するの
で、ＭＯＳ Ｆ ＥＴ素子をより効果的に保護できる。
（２３）を挿入できるので、ゲートＧにサージ電圧が印
加きれた際保護抵抗（２３）がサージ電圧を制限するこ
とによりゲート酸化膜（１４）を保護し、その間に保護
ダイオード（１７）が導通してサージ電圧を吸収するの
で、ＭＯＳ Ｆ ＥＴ素子をより効果的に保護できる。
また、保護ダイオード（１７）はゲート取出し電極（２
２）の領域を利用し且つ保護ダイオード（１７）と保護
抵抗（２３）の接続もゲート取出し電極（２２）を利用
するのでチップサイズの増大を招かずに済む。
２）の領域を利用し且つ保護ダイオード（１７）と保護
抵抗（２３）の接続もゲート取出し電極（２２）を利用
するのでチップサイズの増大を招かずに済む。
（ト）発明の詳細
な説明した様に、本発明によればゲートＧに直列に保護
抵抗（２３）を挿入できるので、保護抵抗（２３）の電
流制限作用と保護ダイオード（１７）の電流吸収作用と
の組み合わせにより、サージ電圧がゲート酸化膜（１４
）を破壊する以前に保護ダイオード（１７）を導通させ
ることが可能な半導体装置を提供できる利点を有する。
抵抗（２３）を挿入できるので、保護抵抗（２３）の電
流制限作用と保護ダイオード（１７）の電流吸収作用と
の組み合わせにより、サージ電圧がゲート酸化膜（１４
）を破壊する以前に保護ダイオード（１７）を導通させ
ることが可能な半導体装置を提供できる利点を有する。
また、保護ダイオード（１７）はゲート取出し電極（２
２）下部の多結晶Ｓｉ層を、保護抵抗（競）は動作部周
囲の多結晶Ｓｉ層を夫々用い、保護ダイオード（１７）
と保護抵抗（２２）との接続もまた、ゲート取出し電極
（２２）を利用するので、チップサイズを増大させるこ
との無い半導体装置を提供できる利点を有する。
２）下部の多結晶Ｓｉ層を、保護抵抗（競）は動作部周
囲の多結晶Ｓｉ層を夫々用い、保護ダイオード（１７）
と保護抵抗（２２）との接続もまた、ゲート取出し電極
（２２）を利用するので、チップサイズを増大させるこ
との無い半導体装置を提供できる利点を有する。
第１図と第２図は夫々本発明を説明する為の断面図と平
面図、第３図と第４図は夫々本発明を説明する為の概略
図と回路図、第５図は従来例を説明する為の回路図であ
る。
面図、第３図と第４図は夫々本発明を説明する為の概略
図と回路図、第５図は従来例を説明する為の回路図であ
る。
Claims (2)
- （１）第１導電型半導体基体をドレインとし、該半導体
基体表面の一部に第２導電型領域を形成してこの第２導
電型領域表面の一部に第１導電型領域を設けてソースと
し、ソース・ドレイン間の第２導電型領域上に絶縁膜を
介して設けた半導体層をゲート電極とし、このゲートへ
の電圧によって上記第２導電型領域表面のソース・ドレ
イン電流を制御する電界効果半導体素子と、 前記基体上に絶縁膜を介して設けられた半導体層中の一
部に設けられた一導電型不純物導入層と、これとＰＮ接
合を介して隣接する他の導電型不純物導入層とから成り
、前記半導体素子のゲート・ソース間に挿入される保護
素子とを具備し、前記保護素子の一端はソース取出し電
極に、前記保護素子の他端はゲート取出し電極によって
前記ゲート電極と一体の半導体層に接続されると共前記
ゲート取出し電極から前記ソース取出し電極までの前記
保護素子の線路インピーダンスよりも前記ゲート取出し
電極から前記ゲート電極の動作部分までの前記半導体層
の線路インピーダンスを大としたことを特徴とする絶縁
ゲート型半導体装置。 - （２）前記ゲート取出し電極から前記ゲート電極の動作
部分までの半導体層の一部に前記ゲート電極と同導電型
の高抵抗層を有することを特徴とする請求項第１項に記
載の絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63263107A JP2755619B2 (ja) | 1988-10-19 | 1988-10-19 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63263107A JP2755619B2 (ja) | 1988-10-19 | 1988-10-19 | 絶縁ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02110976A true JPH02110976A (ja) | 1990-04-24 |
| JP2755619B2 JP2755619B2 (ja) | 1998-05-20 |
Family
ID=17384926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63263107A Expired - Lifetime JP2755619B2 (ja) | 1988-10-19 | 1988-10-19 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755619B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0600229A1 (en) * | 1992-10-30 | 1994-06-08 | Nippondenso Co., Ltd. | Power semiconductor device with protective means |
| US5324971A (en) * | 1992-04-09 | 1994-06-28 | U.S. Philips Corporation | Power semiconductor device having over voltage protection |
| US6385028B1 (en) | 1998-06-19 | 2002-05-07 | Denso Corporation | Surge preventing circuit for an insulated gate type transistor |
| JP2009043953A (ja) * | 2007-08-09 | 2009-02-26 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2012109590A (ja) * | 2000-03-06 | 2012-06-07 | Rohm Co Ltd | 半導体装置 |
| JP2015018950A (ja) * | 2013-07-11 | 2015-01-29 | 株式会社東芝 | 半導体装置 |
| CN115911032A (zh) * | 2021-08-20 | 2023-04-04 | 格芯(美国)集成电路科技有限公司 | 具有共享的电隔离的多种器件类型的单片集成 |
| JP2025112244A (ja) * | 2024-01-18 | 2025-07-31 | ダイオーズ インコーポレイテッド | ゲートソースｅｓｄダイオード構造を有するパワーｍｏｓｆｅｔ |
Citations (2)
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|---|---|---|---|---|
| JPS4932474A (ja) * | 1972-07-24 | 1974-03-25 | ||
| JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
-
1988
- 1988-10-19 JP JP63263107A patent/JP2755619B2/ja not_active Expired - Lifetime
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| US12457775B2 (en) | 2024-01-18 | 2025-10-28 | Diodes Incorporated | Power MOSFET with gate-source ESD diode structure |
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| Publication number | Publication date |
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| JP2755619B2 (ja) | 1998-05-20 |
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