JPH02111138A - バッファキュー書込みポインタ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景） 本発明は複数の緩衝キューにおけるデータの書込み、読
出し制御についての一般的方法に係る。

もっと具体的に、本発明は非同期及びことによると同期
のパケット時分割スイッチ装置に含まれる複数の緩衝キ
ューのデータの書込み、読出し制御に係わる。

この様なスイッチ装置においては、緩衝キューは送出時
分割マルチプレックスにそれぞれ関連する。受入パケッ
トはパケットが伝送される送出マルチプレックスに関連
したキューに到着した時−時的にメモリされる。各キュ
ーにそれぞれ関連した書込みポインタは対応キューに第
一自由セルを示す。キューは読出しのため連続的にキュ
ーを選択するタイムベースの制御のもとて周期的に読出
され、各キューの読出しサイクルの終りで増加した読出
しポインタを出す。

同じキューに対して意図された受入パケットの速度は可
変で、パケットはほとんど任意の瞬間にキューに書込ま
れる。

緩衝キューは平均速度に関して受入れパケットの速度内
の平均的変動を吸収する大きさを有す、その結果一般的
に、キューの充填レベルはキューが空の最少レベル及び
キューが充満の最大レベルの間を変動する、但し最大レ
ベルに達することはない。しかし受入パケットの速度の
スポラシックな増加はキューが最大レベルに達する様な
ことになることがある。充満キューにおける受入パケッ
トの新しい書込みはキューが空である間禁止しなければ
ならない。

（本発明の目的） 本発明の主目的は前述の様なスイッチ装置に使用される
様設計された複数の緩衝キューの書込みポインタを制御
する回路を提供することである。

本発明の第二の目的は本発明の実施例に示すポインタ制
御回路の実施についての自己チャンネル時分割スイッチ
装置を提供することである。

（発明の概要） 本発明の主目的により、到着順に一時的にデータグルー
プをメモリする複数のＪ緩衝キューの占込みポインタの
制御用回路、ここでＪは予め決められた整数である、キ
ューを入れるデータグループの各々を供給して受入れデ
ータグループが書込まれるセルの一個中の緩衝キューを
選択するチャンネル語、キューアドレスを出してタイム
ベースの制御のもとて周期的に読出されるキュー及びキ
ューセル読出しポインタ、キューの各々で連続してセル
を読出せる様に各キュー読出しサイクルにおいて１ユニ
ットにより該読出しポインタを増加するタイムベースで
、これは下記よりなる。

Ｊ緩衝キューに関連してそれぞれにＪ書込みポインタの
減少した値をメモリする手段で書込みポインタは該キュ
ーに書込まれるそれ以上の受入データグループをメモリ
するのに自由でありがちな個々のキューを識別する。

選択されたキュー中の受入れデータグループの書込み中
チャンネル語によりまた選択されたキューからの送出デ
ータグループの読出し中キューアドレスによるメモリ手
段中の選択されたキューに関連した書込みポインタの減
少した値の読出し用手段。

選択されたキューの書込みポインタの値を減少する様に
メモリ手段中の減少した値読出しを１ユニットにより増
加させる第一手段。

選択されたキューの書込みポインタ１ユニットによる増
加した値を減少させるためにメモリ手段中の減少した値
読出しを受入れデータグループの書込み中２ユニットに
よって増加させる第二手段。

選択されたキューに関連した書込みポインタの値及び読
出しポインタの値の間の等値を、検出するため書込み、
読出しポインタを比較する手段。

選択されたキューの書込みポインタの減少した値及び読
出しポインタの値の間の等値を比較手段が検出しない書
込みポインタによって識別された選択されたキューのセ
ル中の受入れデータグループの書込に連続するかまたは
選択されたキューの書込みポインタの減少した値及び読
出しポインタの値の間の等値を比較手段が検出する選択
されたキュー中の送出データグループの読出しに連続す
るいずれかで選択されたキューの書込みポインタの減少
した値をメモリ手段に書込む手段。

本発明の第二の目的により複数の受入れ時分割マルチプ
レックサにより出されるパケットが複数のＪ送出時分割
マルチプレックサに切換えられる自己チャンネルパケッ
ト時分割スイッチ装置、パケットが切換えられる送出マ
ルチプレックスを識別すチャンネル語を含む各ポインタ
で該装置は下記よりなる。

受入れマルチプレックス中のパケット検出し、これを同
期的に伝送し、伝送される各パケットに有効信号ビット
を生じさせるための受入れマルチプレックスとそれぞれ
関連した入力手段で該ビットは禁止パケットを合図する
ため予かしめ決められた論理状態を有す。

入力手段により伝送されたパケットをマルチプレックス
用入力手段に接続する手段。

パケットを一時的メモリするためＪ送出マルチプレック
スとそれぞれ関連する複数のＪ緩衝キュ−からなる緩衝
メモリ、及びキューアドレス及びキュー読出しポインタ
を出すタイムベースの制御のもとで緩衝メモリキューに
パケット読出しを周期的にデマルチプレックスする手段
及びデマルチプレックスパケットを送出マルチプレック
スに伝送する手段。

この装置において、装置はパケットチャンネル語を受け
るため本発明の実施例である書込みポインタ制御回路、
有効信号ビット、キューアドレス及び読出しポインタ並
びに該緩衝メモリ中のＪ緩衝キューＪ書込みポインタの
制御装置よりなる。

（実施例） 本発明の実施例である回路の実施についていわゆる「典
型的変換」型の非同期自己チャンネル固定長パケット時
分割スイッチは広部に例として説明しである。

説明するスイッチは、例えば３スイツチレベル、効果的
回路型交換機からなる最初及び最後のレベル及び中断交
換機よりなる中間レベルからなる中間レベルを構成する
非同期時分割回路網に含まれる中断交換機である。この
スイッチは■＝１６受入れマルチプレックスＥＯ〜Ｅ１
５から来る固定長パケットのスイッチングを確実にし、
Ｊ＝１６送出マルチプレックスＳＯ〜Ｓ１５への伝送を
確実にする。固定長しのパケットはＩ＝Ｊ＝１６に等し
い。

各パケットは自己チャンネル語ＡＡを含む第−オクテツ
トＢＯ、ラベルＥＴに対応する第二オクテツト旧及びＬ
−２＝１４情報オクテツトＢ２−８１５より構成される
。スイッチはこのパケットが伝送される筈の所に対する
送出マルチプレックスＳ、を示す自己チャンネル語ＡＡ
の値によりパケットを切換える。

ここでｊはＯ及びＪ−１＝１５の間の整数である。

語ＡＡは０及びＪ−１＝１５の間の整数値を取り、オク
テツトＢＯの予め決められたビット１ｏｇ２Ｊ＝　４に
よりコード化される。スイッチを通過するパケットのラ
ベルＥＴは後者により修正されない。これは情報オクテ
ツトと同じ方法で切換えられ伝送される。事実もっと具
体的には、中断交換機の下に置かれた最後のスイッチン
グレベルについて有効な回路スイッチ用にラベルＥＴは
目的を有している。

中断交換機は同期パケットとも言われる空のパケットＰ
■を検出するためにのみラベルＥＴを使用し、スイッチ
制御には使用しない。任意の受入れマルチプレックスは
送出マルチプレックスＳＯ−３１５に伝送される有効情
報を有する。すなわち有効パケットＰＱ及び伝送されな
い同期パケットＰ■を備えている、ここでｉはＯからｌ
−１＝１５間の整数である。同期パケットＰＶは例えば
ｒｏｏｏｏｌｌｌｌＪに等しいラベルＥＴ及び例えば「
０１０１０１０１」に等しい１４のオクテツトＢ２−８
１５を構成している。有効情報パケットＰＱは「０００
０１１１１」の別のラベルＥＴを有している。

第１図に関して、本発明の実施例である緩衝キュー書込
みポインタ制御回路ＧＰＥの実施についての自己チャン
ネルパケットスイッチは実質的に回路ＧＰＥと共にタイ
ムベースＢＴ、同期及びアライニング回路ＣＳＡ　、入
力回転マトリックスＭＲＥ　、出力回転マトリックスＭ
Ｒ３、パケット緩衝メモリＭＴ及び同期パケット挿入回
路ＩＰＳを構成する。

タイムベースＢＴは予め決められた期間Ｔ／２の局部的
時計信号２Ｈを生ずる発振器ＨＯＲ、信号２Ｈを受け、
Ｔに等しい期間の局部的時計信号を出す２で割る周波数
割算器ＤＩＶ及びシーケンスカウンタＣＴＳを構成する
。

シーケンスカウンタＣＴＳは最少８に等しいレベルの数
を有す２値カウンタである。これは時計入力において信
号Ｈを受ける。

カウンタＣＴＳの最小有意の４個のＶレベルのそれぞれ
の４個の入力１から４は４線第−マルチプレックスアド
レスバスｅに接続され、１６Ｔに等しい持続時間フレー
ムの等しい時間間隙ＩＴＯからｌＴ１５間にそれぞれＩ
＝Ｊ＝１６マルチブレツクス選択アドレスＡＭ＝　ｒｏ
ｏ　００ＪからＡＭ＝　ｒｌｌ　ＩＩＪ　までを周期的
に出す。アドレスＡＭは同期及びアライニング回路ＣＳ
Ａに送られ、またこれのシーケンスを制御するために入
力回転マトリックスＭＲＥに送られる。変換器ＩＮＶは
アドレスＡＭを変換し、第二マルチプレックスアドレス
バスｅを通して変換されたマルチプレックス選択アドレ
スＡＭ＝　ｒｌｌ　ＩＩＪからＡＭ＝　ｒｏｏ　００Ｊ
　までを出力回転マトリックスＭＲＳ、回路ＧＰＥ及び
緩衝メモリＭＴに周期的に送る。

カウンタＣＴＳの最大有意の４個のレベルのそれぞれの
４個の出力５から８まではＰ＝１６連続値ｒ００００Ｊ
からｒｌｌ　ＩＩＪ　までを周期的に取る読出しポイン
タＰＬと言われる語を送るバスｆに接続される。マルチ
プレックス選択アドレスＡＭ及び読出しポインタＰＬは
緩衝メモリＭＴに並列に送られ、パケットがメモリされ
る読出しＪ、　Ｐ＝１６２＝２５６メモリセルに対して
周期的にアドレスするためパケット読出しアドレスＡ、
Ｌを形造る。

同期及びアライニング回路Ｃ３Ａの実質的機能は独立周
期で伝送された異なるパケットＰＱ及びＰｖを受入れマ
ルチプレックスＥＯからＥ１５までにアラインすること
であり、局部的時計信号Ｈのリズムで同期的にこれらを
入力回転マトリックスＭＲＥに伝送することである。同
期及びアライニング回路ＣＳＡは１６個の入力回路ＣＥ
ＯからＣＨ３Ｓまで及び制御スイッチャデマルチプレッ
クサＡＩＧよりなる。

マルチプレックスＥＯからＥ１５まではそれぞれ回路Ｃ
ＥＯからＣ：Ｅ１５までに接続され、連続形式で送られ
たパケットＰＱ及びＰＶをビットごと供給する。

入力回路ＣＥ、において、マトリックスＥ、により出さ
れたパケットＰＱはオクテツトごと及び時計信号Ｈの制
御のもとてマトリックスＭＲＥの９個の並列入力Ｃ１を
有す開口部の８個の入力にバスＤＯ，を介して出される
前に緩衝キューにメモリされる。

開口部Ｃ１の第９入力はオクテツトと並列で回路ＧＥ、
により供給された合図する信号ＰＰを受ける。

信号ＰＰは伝送されるオクテツトが情報パケットＰＱの
オクテツトであれは論理状態「１」であり、伝送される
オクテツトが同期パケットＰｖのオクテツトであれば論
理状態ｒＯＪである。

スイッチャデマルチプレックサＡＩＧは論理状態「１」
にワイヤで接続されたデータ入力を有し、１６個の出力
はそれぞれワイヤｆ３．０からｆ３．１５により回路Ｃ
ＥＯからＣＨ３Ｓまでの読出し制御及び同期入力に接続
される。スイッチャＡＩＧの選択入力はバスｅに接続さ
れ、アドレスＡＭを受ける。

入力回路ＣＥＯからＣＨ３Ｓまではワイヤｆ３．０から
ｆ３．１５までを通してスイッチャＡＩＧにより連続的
に読出しを制御される。入力回路ＧＥ、はマトリックス
ＭＲＨの開口部Ｃ１にスイッチャＡＩＧによる２個の連
続活性化の間のパケットを送る。

開口部Ｃ１への第一パケットオクテットＢＯの伝送の開
始はスイッチャＡＩＧによってワイヤｆ３．ｉに出され
た状態「１」の衝撃と同期である。時間間隙１．Ｊ、間
に時間ｔ。において入力回路ＧＥ、によって第一パケッ
トオクテットＢＯが出されるならば、回路ＣＥ（＋＋＋
１　は時間ｔ。十Ｔで他のパケットの第−オクテツトＢ
Ｏを出す様な方法で回路ＣＳＡのスイッチャデマルチプ
レックサＡＩＧは回路ＣＥＯからＣＨ３Ｓまでを連続制
御する。パケットの回路ＣＥＯからＣＨ３Ｓによるマト
リックスＭＲＥの開口部ＣＯからＣ１５までへの伝送は
一時的「斜め」の方法で行なわれる。

この型の伝送は２個または数個の入力回路ＣＥによって
マトリックスＭＲＥの開口部Ｃへ同時に出される２個ま
たは数個の自己チャンネルパケット語を避ける目的を有
している。

マトリックスＭＲＥ及びＭＲ３は類似である。バスｅに
よってマトリックスＭＲＥに接続されたタイムベース、
オクテツトのＯから１５までの置換サイクル及び受入れ
マルチプレックスＥＯからＥ１５までに割当てられた時
間間隙ＩＴＯからｌＴ１５まで間それぞれマトリックス
ＭＲＥにイ共糸合されるビットのｉｌｌ　ｆ卸のもとで
行なわれることによりマトリックスＭＲＥは共形的変換
を実現する。

オクテツトＢＯが時間ｔ。で開口部ＤＯで供給されるな
らば、オクテツトＢｌ、Ｂ２．・・・Ｂ１５は時間ｔ。

＋Ｔ。

ｔｏ＋２Ｔ、−ｔ、ｏ＋１５Ｔでそれぞれ開口部Ｄｌ、
Ｄ２．−・・０１５で供給される様な方法でＬ＝１６オ
クテツトＢＯからＢ１５までを有すパケットは斜の型式
でマトリックスＭＲＥの出力開口部ＤＯからＤ１５まで
によって供給される。

マトリックスＭＲＥを入れるパケットの配置と類似の配
置によりマトリックスＭＲ３の送出パケットを出す様に
メモリＭＴのスイッチ処理後、マトリックスＭＲ３はパ
ケットについて逆の典型的変換を実現する。

マトリックスＭＲＥを入れるパケットの配置に、類似の
配置によりマトリックスＭＲ３の送り出しパケットを出
すように、メモリＭＴのスイッチ処理後、逆の典型的変
換をパケットについて実施する。

マトリックスＭＲＥで行なわれた置換と逆の順序でＯか
ら１５までの置換のサイクルをマトリックスＭＲ３内で
制御するようにマトリックスＭＲ３の置換制御入力はバ
ス下に接続される。マトリックスＭＲＳの８個の入力開
口部ＦＯからＦ１５までは、パケットメモリＭＴ及び同
期バケット挿入回路ＩＰＳから来るパケットオクテツト
を受ける。パケットオクテツトはマトリックスＭＲＳに
より８出力間ロ部をＧＯからＧ１５までを介して送出マ
ルチプレックスＳＯから３１５までにビット毎伝送する
シリアサイザＰ／ＳＯからＰ／Ｓ　１５までに供給され
る。

マトリックスＭＲＥで行なわれた置換に続いて、オクテ
ツトＢＯはすべてマトリックスＭＲＥの第一比ロ開ロ部
ＤＯによって出される。開口部ＤＯは９個の並列出力よ
りなる。開口部ＤＯの第一出力ＤＯ３はパケットオクテ
ツトＢＯと並列に合図する信号ＰＰの論理状態に対応し
て直列に信号化ビットＳＰをマトリックスＭＲＥの送出
パケットに出す。送出情報パケットＰＱについては、対
応するビットＳＰは状態「１」にある；送出同期パケッ
トＰＶについては対応するビットＳＰは状態ｒＯＪにあ
る。オクテツトＢＯは開口部ＤＯの８個の残り出力によ
って出される。開口部ＤＯからＤ１５はそれぞれ８個の
ワイヤバスによりパケットメモリＭＴの１６個の８並列
データ入力開ロ部にパケットオクテツトＢＯから８１５
までを印加する。さらに、ビットＳＰを出す出力ＤＯＳ
及び自己チャンネル語ＡＡを出す４個の他の出力は５個
のワイヤバスにより回路ＧＰＨに接続される。

パケット緩衝メモリＭＴを図２に示す。メモリｘ＋’ｒ
はＩ＝Ｊ＝１６オクテツト緩衝サブメモリＭＯがらＭｉ
５まで、Ｉ＝Ｊ＝１６人カレジスタＲＥＯからＲＥ１５
まで、書込みアドレス回路ＣＡＥ及び読出しアドレス回
路ＣＡＬよりなる。

サブメモリＭＯからＭｉ５まではそれぞれパケットオク
テツトＢＯから８１５までをメモリする。サブメモリＭ
ＯからＭｉ５までは各Ｊ、Ｐ＝２５６オクテツトに等し
い容量を有す。パケットオクテツトＢＯから８１５はそ
れぞれ入力レジスタＲＥＯからＲＥ１５を通してサブメ
モリｈ＋ｏからＭｉ５のデータ入力に斜に供給される。

入力レジスタＲＥＯからＲＥ１５は読出し書込みを時計
信号Ｈによって制御され、その機能は時間信号Ｈの期間
Ｔに等しい遅延時間を生ずることである。回路ＧＰＨに
より自己チャンネル語ＡＡが受けられる瞬間及び受入パ
ケットが書込まれる筈である緩衝メモリの自由パケット
セルＣＰを示すパケット書込みアドレスＡＥが回路ＣＰ
Ｈによって応答して出される瞬間の間、回路ＧＰＨの応
答時間を遅延時間が補償する。

書込みアドレス回路ＣＡＨの機能はサブメモリＭＯから
Ｍｉ５までのデータ入力に対して入力レジスタＲＥＯか
らＲＥ１５までから、書込まれるパケットのオクテツト
の斜移行に同期してサブメモリＭＯからＭｉ５までの書
込み入力ＥＣへ回路ＧＰＥによって供給されるバケット
書込みアドレスＡＥの各々印加を正しいリズムで斜に移
行させることである。が（してパケットは並列型でメモ
リＭＴにメモリされる。

すなわぢパケットのオクテツトＢＯからＢ１５まですべ
てがそれぞれ同じアドレスＡＥにおいてサブメモリ１１
１０からＭｉ５までにメモリされる。

回路ＣＡＥはサブメモリＭｌからＭ　１５までに関連し
てそれぞれＪ−１＝１５レジスクＡＤＥＩからＡＤＥｉ
５よりなる。レジスタＡＤＥＩからＡＤＥｉ５までの読
出し占込みは時計信号■］で制御される。レジスタＡＤ
ＥＩからＡＤＥｉ５までは直列に接続され「遅延ライン
」を形成する。レジスタＡＤＥＩからＡＤＥｉ５の各々
は回路ＣＡＨの入力で供給される書込みアドレスＡＥで
時計信号Ｈ・の期間Ｔに等しい遅延時間を生ずる。アド
レスＡＥが時間ｔ。においてサブメモリＭＯの入力Ｅ。

に印加されると考えるならば、時間ｔ。十Ｔ、・・・ｔ
ｏ＋ｉＴ。

・・・ｔｏ＋１５７でそれぞれサブメモリに１１．・・
・Ｍｉ、・・・λ１１５の書込みアドレス入力ＥＣにレ
ジスタＡＤＥＩ、・・・ＡＤＥｉ、・・・ＡＤＥｉ５の
データ出力で供給される様に、回路ＧＰＨにより供給さ
れた書込みアドレスＡＥがサブメモリｈ＋ｏの書込みア
ドレス入力Ｅｃ及びレジスタＡＤＥＩのデータ入力に直
列印加される。

読出しアドレス回路ＣＡＬは書込みアドレス回路ＣＡＥ
に類似である。読出しパケットがサブメモリｈ１０から
ｈ１１５までにより斜に出される様にパケットが正しい
リズムで移行されるような方法で、この回路の機能はサ
ブメモリＭＯからＭＬ５までを読出すためにアドレスす
ることである。回路ＣＡＬはそれぞれサブメモリＭ１か
らＭＬ５に関連し、直列に接続されたＪ−１＝１５レジ
スタＡＤＬＩからＡＤＬ１５までよりなる。レジスタＡ
ＤＬＩからＡＤＬ１５まですべては時計信号Ｈにより書
込み読出しを制御される。レジスタＡＤＬＩからＡＤＬ
１５までのすべては期間Ｔに等しい遅延時間を生ずる。

この様に時間ｔ。において、パケット読出しアドレスＡ
ＬがサブメモリＭＯの読出しアドレス入力Ｌｅに印加さ
れるならば、時間ｔ０＋７．・・・ｔｏ＋ｉＴ、・・・
ｔｏ＋１５ＴにおいてそれぞれサブメモリＭｌ、・・・
ＭＬ、・・・ＭＬ５の入力Ｌｅにこの同じアドレスＡＬ
が印加され、従ってアドレスメモリＡＬのセルにメモリ
されたパケットは斜に出される。

サブメモリＭＯから１．Ｈ５は交互に書込み、読み出に
対して制御される。その様にするために、時計信号Ｈは
サブメモリＭＯからＭＬ５までの魯込み／読出し制御入
力Ｅ／Ｌに印加され、論理状態「１」にある場合第一の
半期間中パケット書込みを制御し、論理状態「０」にあ
る場合第二の半期間中パケット読出しを制御する。

第３図について、緩衝メモリＭＴはアドレス「００００
」からｒｌｌｌｌＪまで有するＪ＝１６緩衝キュー　Ｆ
ＳＤからＦＳ１５のセットとして構成され、それぞれＪ
＝１６送出マルチプレックスＳＯから３１５に関連する
。緩衝キューＦＳＯからＦＳ１５まではすべてアドレス
ｒｏ０００ＪからｒｌｌｌｌＪまでを有するＰ＝１６パ
ケツトセルｃｐｏからｃｐｉ５までよりなる。緩衝メモ
リｈｉＴに受入れパケットを書込むには低い有意の４ビ
ツトが自己チャンネル語ＡＡの４ビツトから構成され、
キューＦＳ、にアドレスし、また高い有意の４ビツトが
回路ＧＰＨにメモリされたキューＦＳ、の書込みポイン
タＰＥ、の４ビツトより構成されキューＦＳＪの空のセ
ルＣＰＰをアドレスする８ビツトＡＥのパケット書込み
アドレスを回路ＧＰＥは供給する。回路ＧＰＥはメモリ
し、キューＦＳＯからＦＳ１５までにそれぞれ関連した
Ｊ＝１６書込みポインタＰＥＯからＰＥ１５までを制御
する。緩衝メモリＭＴのパケットの読出周期的でマルチ
プレックスアドレス■及び読出しポインタＰＬにより構
成される読出しアドレスＡＬを出すタイムベースＢＴに
より制御される。マルチプレックスによりアドレスされ
た出力キューＦＳＯからＦＳ１５まで及びキューアドレ
スＡＭ＝ｒＬ１１１Ｊから■＝　ｒｏｏｏｏＪまでは送
出パケットに対応して持続時間フレームＪ、Ｔ、　Ｊ　
＝　１６の各期間において送出マルチプレックスＦＳＩ
ＳからＦＳＯにそれぞれ伝送される様にＦＳ１５からＦ
ＳＯまでの順に周期的に読出される。タイムベースＢＴ
により出されたキュー読出しポインタＰＬはキューＦＳ
１５からＦＳＯまでの各読出しサイクルの端においてＬ
／（Ｊ、Ｔ）の頻度で増加され、キューＦＳ１５からＦ
ＳＯまでのセルＣＰｏ、・・・ＣＰｑ、・・・ＣＰ１５
を読出し用に連続してアドレスするため続いて値ｒ００
００Ｊ　、・・・「ｑ」、・・・ｒｌｌｌｌＪを取る、
ここでｑは０＝　ｒｏｏｏｏＪ及び１５＝ｒｌｌｌｌＪ
の間である。

第４図について、書込みポインタ制御回路ＧＰＥは本質
的に書込みポインタＲＡλ１メモリＭＰ、第−第二の加
算器モジュロＰ＝１６．　ＡＤＤＩ及びＡＤＤ２、比較
器ＣＭＰ及び３個のマルチプレクサＭＵＸＩ、ＭＵＸ２
及びＭＵＸ３より構成される。

ポインタメモリＭＰは１だけ減少した値（ＰＥＯ）−１
から（ＰＥ１５）−１をそれぞれメモリするＪ＝１６　
４ビット初歩メモリセルＭＰＯからＭＰ１５及び書込み
ポインタＰＥＯからＰＥ１５よりなる。４ワイヤデータ
入力バスＢＥはセルＭＰＯから１ｉｌＰ１５までの各々
の並列データ入力をマルチプレクサＭＵＸＩの並列出力
に接続する。４ワイヤアドレスバスＢＡはセルＭＰＯか
らｂｌＰ１５の並列アドレス入力をマルチプレクサＭＵ
Ｘ２の並列出力に接続する。４ワイヤデータ出力バスＢ
ＳはセルＭＰＯからＭＰ１５までの各々の並列データ出
力を加算器ＡＤＤＩの第−並列入力及びマルチプレクサ
ＭＵＸＩの第一並列入力に接続する。期間Ｔ／２の時計
信号２＋（はそれぞれにＪ＝１６セル！、Ｉ　Ｐ　Ｏか
らＭＰ１５までのＪ＝１６書込み／読出し選択入力に印
加する。信号２Ｈ０）論理状態「１」及び「０」はマル
チプレクサＭＵＸ２によりそれぞれにアドレスされたセ
ルをＭＰ、にメモリされている値（ＰＥ、）−１の読出
し及び書込みをトノガする。

キューＦＳ、の書込みポインタＰＥ、の値（ＰＥＪ）を
得るために加算器ＡＤＤＩの機能はアドレスされたセル
ＭＰ、により供給された値（ＰＥ−一１を１だけ増すこ
とである。加算器ＡＤＤＩの並列出力はマルチプレクサ
ＭＵＸＩの第二並列入力に、加算器ＡＤＤ２の第一並列
入力に及びマルチプレクサＭＵＸ３の高い有意の４個の
第一並列入力に接続される。マルチプレクサは低い有意
の４個の第一並列入力によって自己チャンネル語ＡＡを
並列に受ける。

バケット書込みＨ＝１中値（ＰＥ、）＋１及び単にこれ
をり（るように加算器ＡＤＤ２の機能は加算器１により
供給された値（ＰＥＪ）を１だけ増すことである。

この様にするため、加算器ＡＤＤ２の第二入力は信号工
１を受ける。加算器Ａ　Ｄ　Ｄ　２の並列出力は比較器
ＣＭＰの第一並列入力に接続される。

比較器はキューＦＳＯからＦＳ１５までの「空のキュー
」を検出するため、書込みポインタＰＥ、の値（ＰＥ、
　）及びパケット読出しＨ・０の間読出しポインタＰＬ
の値（ＰＬ）の等値を示し、キューＦＳＯからＦＳ１５
までの「充満キュー」を検出するために、書込みポイン
タの値（ＰＥ、、）＋１及びバケット書込みＨ＝１間の
読出しポインタの値（ＰＬ）間の等値を示す。比較器Ｃ
ＭＰの第二並列入力はバスｆに接続され、読出しポイン
タＰＬの異なる値（ＰＩ、）＝ｒＯ０００Ｊから（ＰＩ
−）・ｒｌｌｌｌＪを１／（Ｊ、Ｔ）の頻度で周期的に
受ける。比較器ＣＭＰの出力は排他的論理和ゲートＥＸ
の第−入力及びＮＡＮＤゲートＮＡの第一入力に接続さ
れ、値（ＰＥＪ）または（ＰＥＪ）＋１及び（ＰＬ）が
それぞれ比較器ＣＭＰの第一及び第二入力に印加された
場合論理状態「１・」で論理信号ＥＧを出し、反対の場
合は論理状態ｒＯＪで出す。

マルチプレクサは比較器ｃ）Ｉａｐ、排他的論理和ゲー
）−ＥＸ、　ＡＮＤゲートＥＴ１、変換器ＩＮＩ及びＮ
ＯＲゲートＮｏにより制（卸される。ゲートＦ、Ｘは変
換器ＩＮ２を通してタイムベースＢＴにより供給される
相補時計信号下を第二入力で受ける。ゲートＥＸの出力
はゲートＥＴＩの第一入力に接続される。ゲートＥＴＩ
の第一及び第二入力は相補信号化ビット江及び時計信号
Ｉ］を受ける。変換器ＩＮＩは入力回転マトリックス（
第１図）の開口部ＤＯの第一出力により出される信号化
ビット江を受ける。ゲートＮＯの出力はマルチプレクサ
ＭＵＸＩの選択入力に印加した制御信号Ｓ１を供給する
。信号Ｓ１の状態「０」及び「１」はそれぞれアドレス
されたメモリセルＭＰ、において読出し及び増加しない
値（ＰＥ、−１）の書込み及び読出し及び増加した値Ｐ
Ｅ、）の書込みを選択する。

マルチプレクサＭＬＩＸ２は第一及び第二並列入力にお
いてそれぞれマトリックスＭＲＨの開口部ＤＯによって
供給された自己チャンネル語ＡＡ及びマルチプレックス
アドレス並びにバス丁により伝送されたキュー■を受け
る。時計信号ＨはマルチプレクサＭＵＸ２の選択入力に
印加し、自己チャンネル語ＡＡの切換及びセルＭＰＯか
らＭＰ１５までのアドレス入力に対するアドレス］１を
交互に制御する。緩衝メモリＭＴにおいてパケットの書
込み生信号Ｈが状態「１」の場合パケットの自己チャン
ネル語ＡＡはマルチプレクサＭＵＸ２によりバスＢＡに
伝送され、対応するセルＭＰＪにアドレスする。緩衝メ
モリＭＴのパケットの読出し生信号Ｈが状態ｒＯＪの場
合キューＦＳ、のアドレス■はバスＢＡに伝送され対応
するセルＭＰ、をアドレスする。ポインタＰＥ、の値（
ＰＥｊ）を決定するため、必要ならば、キューＦＳ。

のパケットの書込み後、増加によってメモリされた値（
ＰＥ、）−１を更新するため、セルＭＰＪはメモリされ
た（ＰＥ、）−１の値を読み出す様に、各バケット書込
みＨ＝ｒｌＪ中自己ヂャンネル語ＡＡによりアドレスさ
れたセルＭＰ、は信号２Ｈの第−半期間継続のＴ／４中
読出し２Ｈ・「０」に対し、または信号２Ｈの第二の半
期間継続のＴ／４中書込みに対して連続して選択される
。なお各パケット読出し中、アドレスＡＭによりアト　
レスされたセル！、ＩＩＰＪは信号２Ｈの第一及び第二
の半期間中読出し、書込みに対して連続して選択される
。

セルＭＰ、に値（ＰＥＪ）を書込むことによりセルＭＰ
、にメモリされた値（ＰＥ、）−１の増加は信号Ｓ１が
状態「１」にある場合制御される：増加は論理式％式％
： 値（ＰＥ、）−１の無増加は相補論理式で表わす：５１
＝Ｈ，ＥＧ＋　　ＳＰＩ　　＋　　Ｈ，ＥＧアドレスセ
ルＭＰ、にメモリされた値（ＰＥ、）−１はパケット書
込みＨ＝　ｒｌＪ中増加しない、信号ＥＧ・「１」、す
なわち、（ＰＥＪ）＋１・（ＰＬ）の第一の場合、アド
レスされたキューＦＳ、は充満であることを示し、第二
の場合５Ｐ＝ｒｌＪでは、すなわち、パケットは空のパ
ケットは空のパケットＰＶを示し、従って緩衝メモリは
書込まれない。これら第一及び第二に場合において、セ
ル内においてパケットは後の段階で「オーバレイ」し従
って消失するけれどもそれにも拘わらず受入れパケット
はキューＦＳ、に書込まれる。

Ｈ＝ｒｌＪ、ＥＧ・「１」　　の場合、すなわち、（Ｐ
Ｌ）・（ＰＥＪ）。

アドレスされたキューＰＳ、は空であり、アドレスされ
たセル（ＭＰ、）にメモリされた値（ＰＥ、）＝１は増
加される。次に読出しポインタＰＬはその前書込みポイ
ンタＰＥ、を「押す」。読出し中値（ＰＥＪ）−’のこ
の可能な増加の必要性は更により明らかになる。

マルチプレクサＭＵＸ　３は緩衝メモリＭＴの書込みア
ドレス入力に対して書込みアドレスＡＥを切換える目的
を有している。アドレスＡＥは自己チャンネル語ＡＡ及
び書込まれるパケットが有効情報パケットＰＱであり、
対応するキューＦＳ、が充満していない場合対応するポ
インタＰＥ、よりなる。書込まれるパケットが同期パケ
ットＰｖである場合または対応するキューが充満してい
る場合、書込みアドレスＡＥはメモリＭＴの最後のバケ
ツ１〜セルアドレスＡＬに等しい。この最後の場合セル
ＭＰ、にメモリされた値（ＰＥＪ）−１は増加しない、
ＳＬ＝　ｒＱＪ　、メモ１月、ｌＴの最後のパケットセ
ル読出しに書込まれたパケットＰ■またはＰＱは「オー
バレイ」され、同じ送出キューＦＳ、のパケットの続（
書込みの結果として消失する。マルチプレクサＭＵＸ３
は第二の並列入力にバスｅ及びｆにより運ばれた書込み
アドレスＡＬを受ける。ＡＮＤゲート、ＥＴ２　、によ
り供給された制御信号Ｓ２はマルチプレクサＭｔＪＸ３
の選択入力に印加される。状態「１」において信号Ｓ２
はマルチプレクサＭＵＸ３の第一入力を選択し、状態「
０」においてマルチプレクサＭＵＸ３の第二入力を洗濯
する。信号Ｓ２は信号ＥＧ及びＨからまたゲートＮＡ及
びＥＴ２を用いた信号化ビットＳＰから生ずる。信号Ｈ
は比較器ＣＭ　Ｐより供給された信号ＥＧを第一入力に
おいて受けたゲートＮＡの第二入力に印加する。ゲート
ＮＡの出力はゲートＥＴ２の第一入力に接続される。ゲ
ートＥＴ２の第二入力は信号化ビットＳを受ける。信号
Ｓ２は論理式で表わされる。

Ｓ２＝　ＥＧ−３Ｐ＋　Ｈ−ＳＰ ２入力論理ＡＮＤゲートＥＴ３は読出しのためアドレス
されたキューＰＳ、の「空のキュー」を検出する様に回
路ＧＰＨに備わっている。ゲートＥＴ３第一及び第二入
力においてそれぞれ信号ＥＧ及びＨな受はアドレスされ
たキューＦＳ、の「空のキュー」状態が検出された場合
状態「１」で同期パケット挿入制御を生ずる。状態「１
」のビットＣＳ、は同期パケット挿入回路ＩＰＳでアド
レスされたキューＦＳ、に対応する送出マルチプレック
スＳ、への同期パケットの挿入を制御する。第２図に示
す。回路ＩＰＳは時計入力を通して信号Ｈを受けるシフ
トレジスタＲＧｖ、ゲートＥＴ３により直列形に周期的
に出されるビットＣ３１５，・・・ＣＳ、、・・・Ｃ３
Ｏ並びにレジスタＲＧＶの１５個の出力によりそれぞれ
制御される１５個のオクテツトスイッチャＣ：ＴＲ１か
らＣＴＲＬ５までよりなる。アドレスされたファイルＦ
Ｓ、が空の場合時間間隙は送出マルチプレックスＳ４で
利用でき、ビットＣ８Ｊ・「ｌ」は出力回転マトリック
スＭＲ３向は同期パケットＰ■の斜伝送を回路ＩＰＳ内
で制御する。

「空のキュー」の領域においてキューＦＳ、の６個の連
続した状態ｅ１からｅ６までを第５図に示す。

状態ｅ１から状態ｅ５まではマトリックスＭＲＥにより
伝送される受入れパケットはキューＦＳ、にメモリする
目的はない。状態ｅ１において、読出されないパケット
を含むセルＣＰ、を除いてキューＦＳ、のセル全部は空
である。読出しポインタＰＬは値Ｐを有す。書込みポイ
ンタは値Ｐ＋１を有す。セルＣＰ２に含まれるパケット
の読出し後、キューＦＳ、はポインタＰＬ及びＰＥＪが
まだそれぞれ値Ｐ及びＰ＋１を有する状態ｅ２に移る。

読出しポインタＰＬの値の増加について、キューＦＳ、
は状態ｅ３にある、これにより読出しポインタＰＬ及び
書込みポインタは同じ値Ｐ＋１を有する。セルＣＰ（Ｐ
＋１）の読出しにおいて、同じ値Ｐ＋１を有するポイン
タＬＰ及びＰＥ、　、ゲートＥＴ３（第５図）は出力マ
トリックスＭＲ３への同期パケットＰｖの伝送を制御す
る。セルＣＰ（Ｐ＋１）の読出しの終りにおいて書込み
ポインタＰＥ、の値は増加されＰ＋２になる；キューＦ
Ｓ、は状ｆｉｅ４に移る。状態ｅ４及びｅ５の間におい
て、読出しポインタＰＬの値は値ｑに達するまで数回増
加され、セルＣＰ（Ｐ＋１）からＣＰｑまでが読出され
る。ポインタＰＥ。

の値はセルＣ：Ｐ（Ｐ＋１）からＣＰｑの各読出しに連
続して増加され、値ｑ＋ｌになる。占込みポインタＰＥ
。

は読出しポインタによって「押され」、キューＦＳ、に
第一の自由セルを示す。セルＣＰ（Ｐ＋１）からＣＰ、
、までの読出し中、値（ＰＬ）及び（ＰＥＪ）は等しく
、同期パケットは各セル読出しでマトリックスＭＲ３に
伝送される。状態ｅ５及び８６間において、３個のパケ
ットは入力マトリックスＭＲＥによりキューＦＳ、の方
に伝送される。これらのパケットはそれぞれセルＣＰ（
ｑ＋１）からＣＰ　（ｑ＋３）までに書込まれ、書込み
ポインタＰＥＪは最後のパケットの書込み接値ｑ＋４に
達する。ついで読出しポインタＰＬがそれぞれ値ｑ＋ｌ
、ｑ＋２及びｑ＋３を取った場合セルＣＰ（ｑ＋１）、
ＣＰ（ｑ＋２）及びＣＰ（ｑ＋３）が読出される。

「充満キュー」の領域におけるキューＦＳＪの２個の連
続した状態ｅ７及びｅ８を第６図に示す。

ここで、キューＦＳ、が飽和されるであろう方法でキュ
ーＥＳＪのパケット読出しの出力速度より早い速度と考
えられるキューＦＳ、に受入れパケットの速度がメモリ
される目的を有している。状態ｅ７においてキューＦＳ
ＪのセルすべてがセルＣＰｐ及びＣＰ（Ｐ＋１）を除い
て充満している。書込みポインタＰＥ、は値Ｐを有す。

読出しポインタＰＬは値Ｐ＋２を有す。受入れパケット
はセルＣＰｐに負荷され、書込みポインタは値Ｐ＋１を
取る：キューＦＳ、はついで状態ｅ８になる。状態ｅ８
において、ポインタＰＥ、及びＰＬはそれぞれ値ｐ＋ｉ
及びＰ＋２を有し、（ＰＬ）　＝（ＰＥ、）＋１の様に
なる。ついでキューＦＳ、に書込まれるマトリックスＭ
ＲＥによって表わされる次の受入れパケットのすべてに
対して信号ＥＧは状態「１」になる；これらのパケット
は状態「充満キュー」において書込まれない。ポインタ
ＰＥＪは増加しないで値Ｐ＋１を保つ。この「充満キュ
ー」の状態ではセルＰＣ（Ｐ＋１）はいかなるパケット
をも含まない。

ポインタメモリＭＰセルＭＰＯからＭＰ１５までのすべ
ては信号Ｈの期間Ｔ中読出しに対して２回、書込みに対
して２回アクセスされる。メモリの使用を可能にするに
余りにも短期間の期間Ｔの場合ポインタメモリを高速で
作動できるカウンタ回路に置換えることができる。

ポインタメモリＭＰをカウンタ回路ＣＣに置換えた緩衝
キュー書込みポインタ制御回路ＧＰＥ、を第７図に示す
。回路ＧＰＥ、の機能は前記回路ＧＰＨに類似で全体的
に同じ機能要素を構成する。

カウンタ回路ＣＣは、Ｊ・１６モジユロニ値カウンクＰ
：１６、ＣＲＯからＣＲ１５まで及び第一、第二マルチ
プレクサＭＸＩ及びＭＸ２よりなる。

セルＭＰＯからＭＰ１５まで（第４図）の機能に似たカ
ウンタＣＲＯからＣＲ１５までの機能はそれぞれ値（Ｐ
ＥＯ）−１から（ＰＥ１５）−１までをメモリすること
である。カウンタＣＲＯからＣＲ１５までの時計有効入
力は時計信号２Ｈの書込み制御状態２Ｈ・ｒｌＪにおい
て選択されたカウンタＣＲ，の可能な増加を認める時計
信号２Ｈを受ける。回路ＧＰＥ、において、マルチプレ
クサＭＵＸＩ　（第４図）は廃棄され、ＮＯＲゲート、
ＮＯｌで供給される制御信号Ｓ１はマルチプレクサＭＸ
１により選択されたカウンタＣＲ１の時計入力に印加さ
れる。マルチプレクサＭＸＩは信号Ｓ１を受けるためゲ
ートＮＯの出力に接続されたデータ入力及びＰ＝１６カ
ウンタＣＲＯからＣＲ１５までの時計入力にそれぞれ接
続されたＰ＝１６出力Ｏから１５までよりなる。アドレ
スバスＢＡはマルチプレクサＭＵＸ２の並列出力をマル
チプレクサＭＸＩ及びＭＸ２の並列選択入力に接続する
。語ＡＡにより選択されたマルチプレクサＭＸＩの出力
ＪまたはマルチプレクサＭｔＪＸ２により送られたアド
レス たアドレス信号■をカウンタＣＲ，の時計入力に印加す
る。カウンタＣＲＪはＳＬ＝　ｒｌＪの場合のみ増加さ
れる。マルチプレクサＭＸ２はＰ＝１６カウンタＣＲＯ
からＣＲ１５までの並列出力にそれぞれ接続されたＰ：
１６４入力開口部１から１５までによりなる。マルチプ
レクサＭＸ２の４出力間ロ部はバスＢＳに接続され、選
択カウンタＣＲＪにより供給される値（ＰＥＪ）−１を
出す。

【図面の簡単な説明】

第１図は本発明の実施例の回路の実施についての非同期
自己チャンネルパケットスイッチ装置のブロック図であ
る； 第２図に第１図に示すスイッチ装置に含まれるパケット
緩衝メモリ及び非同期パケット挿入回路の詳細構造を示
す； 第３図にスイッチ装置からの送出時分割多重化装置にそ
れぞれ関連した複数のパケット緩衝キューでパケット緩
衝メモリが如何に構成されるかを示す； 第４図はスイッチ装置内に含まれる本発明の実施例であ
る緩衝キュー書込みポインタ制御回路の第一の提案実施
例の詳細ブロック図である；第５図に「空のキュー」状
態の領域における緩衝キューの連続する状態を示す； 第６・図は「充満キュー」状態の領域における緩衝キュ
ーの連続する状態を示す； 第７図は本発明の実施例である緩衝キュー書込みポイン
タ制御回路の第二の提案した実施例の詳細ブロック図で
ある。 手　　続　　補　　正　　書　　（方　　式）平成元年
　３月３０日

Claims (11)

【特許請求の範囲】
1. （１）キューを入れる該データグループの各々で供給さ
   れる受入れデータグループが書込まれるセルの１個で緩
   衝キューを選択するチャンネル語、読出されるキューア
   ドレスを出すタイムベースの制御のもとに周期的に読出
   される該キュー及びキューセル読出しポインタ、該キュ
   ーの各々の該セルを連続的に読出すように各々キュー読
   出しサイクルにおいて１ユニットにより該読出しポイン
   タを増加する該タイムベースのデータグループを到着順
   に一時的にメモリする複数のＪ（Ｊは予め定められた整
   数）緩衝キューの書込みポインタの制御を行なう次の構
   成を有することを特徴とする複数のバッファキューの書
   込みポインタ制御回路；（ａ）Ｊ緩衝キューに関連して
   それぞれＪ書込みポインタの減少した値をメモリする手
   段、 （ｂ）該選択されたキューの受入れデータグループの書
   込み中のチャンネル語により、また該選択されたキュー
   からの送出データグループの読出し中の該キューアドレ
   スにより該メモリ手段の選択されたキューに関連した書
   込みポインタの減少した値の読出し手段、 （ｃ）該選択されたキューの該書込みポインタの該値を
   減少するため該目盛り手段の該減少した値の読出しを１
   ユニットにより増加する第一手段、（ｄ）該選択された
   キューの該書込みポインタの１ユニットにより増加した
   該値を減少するため該目盛り手段の該減少値の読出しを
   受入れデータグループの書込み中２ユニットにより増加
   する第二手段、 （ｅ）該選択されたキューに関連した該書込みポインタ
   の該値または１ユニットにより増加された同じ値及び読
   出しポインタの値の間の等値を検出するため書込みポイ
   ンタ及び読出しポインタを比較する手段；及び （ｆ）１ユニットにより増加され該選択されたキューの
   該書込みポインタの値及び該読出しポインタの該値の間
   の等値を比較手段が検出しない該書込みポインタにより
   識別された該選択されたキューのセルへの受入れデータ
   グループの書込みに続いてまたは該選択されたキューの
   該書込みポインタの該値及び読出しポインタの該値との
   間の等値を該比較手段が検出する該選択されたキューの
   送出データグループの読出しに続いてのいづれかで該選
   択されたキューの該書込みポインタの該値を該メモリ手
   段に書込む手段。
2. （２）該チャンネル語及び該キュー用に意図された書込
   みアドレスを該第一及び第二入力の選択に作るために、
   第一入力における該選択されたキューの該書込みポイン
   タを受ける手段からなり、また該チャンネル語及び受入
   れデータグループ有効信号により有効を信号される受入
   れデータグループの場合における該書込みポインタ、な
   らびに該ポインタを比較する該手段により検出される該
   書込みポインタ及び読出しポインタとの間の等値よりな
   り、また相補の場合の該キューアドレス及び該読出しポ
   インタよりなることを特徴とする請求項１記載の回路。
3. （３）該有効信号に依存する該作成される手段の該第一
   及び第二入力の選択用第一及び第二論理手段、該キュー
   の該データグループの該書込み及び読出しを継続して該
   タイムベースにより供給される時計信号、該ポインタを
   比較する該手段により作られる信号及び該書込み及び読
   出しポインタ値の等値及び非等値の合図より成る手段を
   該書込みアドレスが作ることを特徴とする請求項２記載
   の回路。
4. （４）第一入力において該チャンネル語を受け、第二入
   力においてキューアドレスを受けまた第一及び第二の論
   理状態において、該チャンネル語及び該キューアドレス
   を該メモリ手段のアドレス入力にそれぞれ伝送すること
   を制御する時計信号を入力選択入力において受けるマル
   チプレクサより読出し用手段がなることを特徴とする請
   求項１記載の回路。
5. （５）該第一及び第二増加手段がモジュロ加算器Ｐより
   なり、ここでＰはキューのセルの数であることを特徴と
   する請求項１記載の回路。
6. （６）該書込み手段が該時計信号、有効信号及び該比較
   手段により作られた該信号を受け、該比較手段により検
   出された等値の場合及び該有効信号により禁止される様
   に合図される受入れデータグループの場合における該選
   択されたキューの該書込みポインタの読出し減少値の該
   メモリ手段への書込みを制御することを特徴とする請求
   項１記載の回路。
7. （７）該メモリ手段は該Ｊ書込みポインタの該減少した
   値をそれぞれメモリするＪメモリセルよりなり、受入れ
   データグループの書込み中該チャンネル語によりまた送
   出データグループの読出し中キューアドレスにより、該
   読出し手段によりそれぞれアドレスされることを特徴と
   する請求項１記載の回路。
8. （８）該メモリ手段は該書込み手段によりそれぞれ制御
   されたＪ二値カウンタよりなり、該Ｊ書込みポインタの
   該減少した値をそれぞれメモリし、送出データグループ
   読出し中該チャンネル語により該読出し手段を通して個
   々にアドレスされ、アドレスされたカウンタは該有効信
   号により有効を合図されたデータグループの書込み中検
   出されたポインタの非等値かデータグループの読出し中
   検出されたポインタの等値のいずれかに応じて増加され
   ることを特徴とする請求項１記載の回路。
9. （９）回路は該選択されたキューの該書込みポインタの
   該値及び送出データグループの読出し中の該読出しポイ
   ンタの該値との間の等値を合図するための手段からなる
   ことを特徴とする請求項１記載の回路。
10. （１０）複数の受入れ時分割マルチプレックスにより出
    されたパケットは複数のＪ送出時分割マルチプレックス
    に対して切換えられ、各パケットは該パケットが切換え
    られる送出マルチプレックスを識別するチャンネル語を
    含み次の構成を有することを特徴とする自己チャンネル
    パケット時分割切換え装置； （ａ）該受入れマルチプレックスの該パケットを検出し
    、これを同期的且つ各伝送パケットで有効信号ビットを
    作るために該受入れマルチプレックスにそれぞれ関連し
    た入力手段、該ビットは禁止パケットを合図するために
    予め決められた論理状態を有す。 （ｂ）該入力手段により該伝送されたパケットをマルチ
    プレックスするため該入力手段に接続された手段、 （ｃ）該パケットを一時的にメモリするためにＪ送出マ
    ルチプレックスとそれぞれ関連した複数のＪ緩衝キュー
    よりなる緩衝メモリ、及び （ｄ）キューアドレス及びキュー読出しポインタを出す
    タイムベースの制御のもとで該緩衝メモリキュー内で周
    期的に該パケット読出しをデマルチプレックスするため
    及び該デマルチプレックスされたパケットを該送出マル
    チプレックスに伝送するための手段、 （ｅ）ここにおいて、この手段は該パケットチャンネル
    語、該有効信号ビット、該キューアドレス及び該読出し
    ポインタを受け、該緩衝メモリ中の該Ｊ緩衝キューの該
    Ｊ書込みポインタをそれぞれ制御するための請求項１記
    載の様なポインタの制御用回路よりなる。
11. （１１）該マルチプレックス手段は該入力手段により伝
    送された該検出されたパケットの典型的変換を実施する
    ために手段よりなり、該緩衝メモリは下記よりなり、 （ａ）サブメモリは該Ｊ緩衝キューに等価で数の上でパ
    ケットの各々の並列語にそれぞれメモリするパケット内
    の語の数に等しい、 （ｂ）該パケット語の斜伝送が該マルチプレックス手段
    によって実施される時該書込みアドレス、該サブメモリ
    を通して書込みに対して連続アドレスする様に書込みア
    ドレスを連続的に遅らせるため該サブメモリと直列に接
    続され、関連させられる複数の書込み手段、 （ｃ）該読出しアドレス、該サブメモリを通して且つ該
    デマルチプレックス手段へのパケットの該斜伝送を制御
    するため読み出しに対して連続アドレスする様に該タイ
    ムベースにより供給された読出しアドレスを連続的に遅
    らすため該サブメモリに直列に接続され関連させられた
    複数の読出し手段、 （ｄ）該デマルチプレックス手段は該緩衝メモリの該パ
    ケット読出しの典型的変換、該マルチプレックス手段の
    典型的変換の逆を実現するための手段を含むことを特徴
    とする請求項１０記載のパケットスイッチ装置。